VHDL抢答器的设计毕业设计论文.doc

摘 要当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，那么也就必然离不开抢答器。抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。本次设计的抢答器主要是尝试采用基于EDA技术的方法设计一种竞赛抢答器。整个设计包括抢答鉴别单元，定时单元，计分单元，译码器及VHDL语言和FPGA/CPLD设计的数字抢答器。本设计就采用了VHDL语言在Quartus II环境下来完成系统的设计文件，对模块的程序进行输入，编译，综合，适配，并将抢答器设置成硬件符号入库，最后各个部分元件符号链接到一起得到顶层模块，顶层模块同时也可用VHDL语言描述，实现控制器的功能要求。最后通过仿真观察其功能。关键词：抢答器，EDA技术，VHDL语言，模块AbstractToday's increasingly fierce social competition, talent selection, selection of winning, knowledge contests activities more frequent, such as then will must be inseparable from the buzzer. Responder is in the contest, style entertainment (vies to answer first activities), accurate, fair and visually determine vies to answer first the machine. The responder is primarily designed to try the method based on EDA technology to design a competition responder. Whole design including vies to answer first differential unit, the timing unit, the unit of scoring, the decoder and the FPGA/CPLD and VHDL language design of digital vies to answer first device. This design USES the VHDL language in the Quartus II environment down to complete the system design documents, the application of module input, compilation, comprehensive, adaptation, and the buzzer is set to hardware symbol library, and finally the parts components symbolic links to get the top-level module, along the top module at the same time also can be used VHDL language description, realize the functions of the controller. Finally through the simulation to observe its function. Key Words: Responder, EDA technology, VHDL language, modules 目 录1 引言12 方案设计与论证12.1抢答器系统设计要求12.2方案论证与选择2 2.2.1方案一22.2.2方案二22.2.3方案的选择32.3系统总体设计思想33 单元模块电路的设计和实现43.1抢答鉴别模块的设计实现43.1.1设计原理43.1.2功能仿真53.2计时模块的设计与实现63.2.1设计原理63.2.2计时模块的仿真63.3 译码显示模块的设计与实现73.3.1设计原理73.3.2 功能仿真73.4 报警模块的设计与实现73.4.1设计原理7 3.4.2 功能仿真83.5 抢答器系统的设计与实现8 3.5.1 总体设计原理83.5.2 功能仿真94 总结10参考文献12致 谢131 引言当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，那么也就必然离不开抢答器。而现在的抢答器朝着数字化，智能化的方向发展，这就必然提高了抢答器的成本。鉴于现在小规模的知识竞赛越来越多，操作简单，经济实用的小型抢答器必将大有市场。本抢答器通过十分巧妙的设计采用VHDL语言进行描述便实现了数显抢答的功能，与其他抢答器电路相比较有分辨时间极短、结构清晰，成本低、制作方便等优点，并且还有防作弊功能。因此，我们制作了这款简易抢答器摒弃了成本高，体积大，而且操作复杂的设计及方法。我们采用了VHDL语言编译，能够自动锁存显示结果，并自动复位的设计思想，因而本抢答器具有显示直观，不需要人干预的特点。1.1智能竞赛抢答器概述智力竞赛是“快乐学习”这一教育模式的典范，它采用在规定的一段时间内抢答和必答等方式，在给人们的生活带来乐趣的同时，也使参与者和观众在愉悦的氛围中学到一些科学知识和生活知识，因此很受大家的喜欢。智力抢答器在智力竞赛中起到很重要的角色，能够准确、公正、直观地判断出首轮抢答者，并且通过抢答器的数码显示和警示蜂鸣等方式指示出首轮抢答者。1.2 EDA技术的设计优势传统的设计方法采用自底向上的设计方法，一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电子设计技术(EDA)是自顶向下且先进高效的。在电子产品的设计理念、设计方式、系统硬件构成、设计的重用性、知识产权、设计周期等方面，EDA技术具有一定的优势。所以本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA技术进行设计。2 方案设计与论证2.1 抢答器系统设计要求一般来说，设计一台智能抢答器，必须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，并设置一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果评出最终赢家。所以我们在设计智能抢答器的模块需要满足鉴别、计时、数显、报警等功能，具体设计要求如下： （1）抢答器可容纳四组选手，并为每组选手设置一个按钮供抢答者使用；为主持人设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢答开始1。 （2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，计时显示器显示初始时间并开始倒计时，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在组别显示器上显示该组别，同时扬声器也给出音响提示，此时，电路具备自锁功能，使其他抢答按钮不起作用。 （3）如果无人抢答，计时器倒计时到零，蜂鸣器有抢答无效提示，主持人可以按复位键，开始新一轮的抢答。 （4）抢答器具有限时抢答的功能，且一次抢答的时间由主持人设定，本抢答时间设定为99秒。当主持人启动开始键后，要求计时器采用倒计时，同时倒计时到0秒时扬声器会发出声响提示。 （5）参赛选手在设定的时间内抢答，则抢答有效，定时器停止工作，根据抢答结果由数码管显示选手的组别，并一直保持到主持人将系统清零为止2。2.2方案论证与选择2.2.1 方案一我们的第一种方案是考虑用“单片机”来实现其功能。在芯片选型方面可以考虑选择手头就有的STC89C52单片机作为控制器。STC89C52单片机的优点在于其价格便宜，购买方便；我们组员均有C语言基础，可使用C语言编程，移植性较好。缺点在于其系统设计方法为传统设计方法，相对落后；芯片引脚数量仅有40个，容量小，通用IO口少，不适合本设计规模，处理速度慢；个别组员没有该芯片的使用经验，预计团队之间交流思想不太方便3。2.2.2 方案二 本项目也可以用EDA技术来实现其功能。在芯片选型方面可以考虑选择CPLD芯片作为微控制器。EDA自顶向下的设计方法比较先进；实验室有齐全的开发套件；组员们均系统学习过EDA基础课程，都有VHDL编程和实验经验，团队之间交流将会比较方便；芯片容量大，处理速度极快，管脚数目多达84个，IO口数目充足，适合本设计的规模。缺点在于设备相对昂贵，使用不当容易烧毁微处理器。2.2.3 方案的选择我们在比较了两种方案的优缺点基础上，结合自身实际情况，认为方案二更适合于抢答器的设计，因此我们采用方案二。2.3 系统总体设计思想本设计为四路智能抢答器，所以这种抢答器要求有四路不同组别的抢答输入信号，并能识别最先抢答的信号，抢答器共有三个输出显示，分别为选手代号、计数器的个位和十位，它们输出全部为BCD码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起。对回答问题所用的时间进行计时、显示、超时报警、预置答题时间，同时该系统还应有复位、倒计时启动功能4。依据系统的设计要求可知，系统的输入信号有：四组的抢答按钮A、B、C、D。系统清零信号QDJB，系统时钟信号CLK，计分复位端JFRST，计时预置数控制端LDN，计时使能端EN，计时预置数调整按钮TA、TB。系统的输出信号有：四个组抢答成功与否的指示控制信号输出口LEDA，LEDB，LEDC，LEDD，四组抢答时的计时控制显示信号若干，抢答成功组别显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；组别显示功能；蜂鸣器提示功能。根据以上的分析我们可以将本设计的整个系统分为四个模块：抢答鉴别模块QDJB；抢答计时模块JSQ；数码显示模块YMQ；报警模块BELL。对于需要显示的信息，需要增加或外接译码器，进行显示译码。抢答开始时主持人按下抢答复位键（QDRST），系统进入抢答状态，计时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封锁，同时扬声器发出声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始计时。计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。当主持人给出倒计时停止信号时，扬声器停止鸣叫5。整个系统的组成框图如图2-1所示。抢答鉴别电路模块A B C D RST CLK组别显示电路模块计时电路模块声响控制电路模块数码管显示电路模块蜂鸣器模块图2-1 系统的总体框图3 单元模块电路的设计和实现根据对抢答器的功能要求，把要设计的系统划分为四个功能模块：抢答信号鉴别模块、计时模块、数码显示模块和扬声器控制电路，具体的说，显示模块又包含最先抢答的组别显示电路、计时值显示电路6。3.1 抢答鉴别模块的设计与实现3.1.1 设计原理本模块主要是对参与抢答的四组谁先抢答做出判断，将抢答成功者的组别号进行显示，同时，与选手对应的LED灯会亮起，蜂鸣器发出2-3秒鸣叫，表明抢答成功。用A、B、C、D分别代表参赛的四组，A1、B1、C1、D1则代表与之对应的各组的抢答按钮显示端，系统清零信号CLR，组别显示端G3.0，则抢答鉴别模块的元件图如图3-1 所示。图3-1 鉴别模块元件框图抢答开始后，当有小组按下抢答键，抢答信号判定电路QDJB通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的锁存器清零，组别显示和计时会保存到主持人对系统进行清零操作时为止。A、B、C、D四组抢答从理论上来说，应该有16种可能情况，但是由于时钟信号的频率很高而且是在时钟信号上升沿的状况下才做出的鉴别，所以在这里四组同时抢答成功的可能性非常小，因此可以只设计四种情况，即A、B、C、D分别为0001、0010、0100、1000，这样使电路的设计得以简化7。3.1.2 功能仿真利用Quartus II软件进行编译，综合，仿真，时序图如图3-2所示。图3-2 抢答鉴别模块仿真时序图如仿真图所示，当CLR=1时系统复位，使组别显示信号G=0000，各组的指示灯信号A1=0，B1=0，C1=0，D1=0；当CLR=0，即低电平有效，使其进入抢答鉴别状态，到CLK的上升沿到来时，以D组抢答成功为例，当输入信号为A=0，B=0，C=0D=1，输出信号G=1000，D1=1，即为鉴别出D组抢答成功，同时屏蔽其他组的输入信号，以免发生错误。同理其他组别抢答成功也是这样的鉴别过程8。通过分析，仿真完全符合预期所要达到的结果。3.2 计时模块的设计与实现 3.2.1 设计原理在计时模块的设计中设置了固定和可调的两个时间，固定时间为99秒，可调时间通过预置键SET来调节，计数时两个数码管QA，QB显示剩余时间，分别表示两位倒计时的个位和十位。当抢答鉴别模块成功判别出最先按下抢答按钮的参赛组后，在成功鉴别出哪组最先抢答后，主持人按下计时信号，则进入计时状态。计时模块开始工作从规定值开始以秒计时，计时至0秒时停止，此时蜂鸣器发出报警信号，提醒答题已终止。该系统输入信号有：系统清零信号CLR，计时预置控制端LDN，计时使能端EN，系统时钟信号CLK，计时预置数据调整按钮TA、TB。系统输出信号有：倒计时输出端QA3.0、QB3.0、蜂鸣器BELL9。则计时模块的元件图如图3-3所示。 图3-3 计时模块的元件图3.2.2 计时模块的仿真利用Quartus II进行编译，综合，仿真，时序图如图3-4所示。图3-4 计时器模块仿真时序图如图3-4所示，当计时复位信号CLR=1时，模块输出信号QA=0000 ，QB=0000。当预置数控制信号LDN=1可通过TA来调整QA，TA来一次高电平，则QA的数值就加1；用TB来调整QB，通过这两个调整信号可调整参赛者答题所需要的时间。在CLR=0，LDN=0，EN=1时，通过时钟信号CLK的上升沿来进行99秒到计时。通过分析，仿真完全符合预期所要达到的结果。3.3 译码显示模块的设计与实现3.3.1 设计原理 译码器的设计主要任务是显示组别和时间的工作状态，其主要原理是四位二进制BCD编码转换成七段二进制数字输出在数码管上，使观众能够更直观的看到比赛进程。译码显示模块的元件图如图3-5所示。图3-5 译码显示模块的元件图3.3.2 功能仿真译码器的设计主要任务是将组别和时间的工作状态，翻译成3个信号数码管的工作状态。译码器的输入是由16进制数显示的。利用Quartus II进行编译，综合，仿真，时序图如图3-6所示。图3-6 译码器模块仿真时序图如图3-6所示，AIN4为数字0-9时，DOUT7输出对应于译码对照表，AIN4为数字10-15时，DOUT7输出1111111，通过分析，仿真完全符合预期所要达到的结果。3.4 报警模块的设计与实现3.4.1 设计原理 报警器的设计主要是来提醒观众倒计时的开始和结束，哪位选手进行了抢答，在这几种情况下蜂鸣器会发出2-3秒的鸣叫，便于更好的判别比赛的情况。此模块和抢答鉴别模块、计时模块、蜂鸣器相连，用以实现其功能。则报警模块的元件图如图3-7所示。图3-7 报警模块的元件图3.4.2 功能仿真利用Quartus II进行编译，综合，仿真，时序图如图3-8所示。图3-8 报警器模块仿真时序图如图3-8所示，当CHOS=0001即A组抢答时，蜂鸣器SPEAK=1进行2-3秒的鸣叫其它三种情况下SPEAK=0则没有鸣叫。通过分析，仿真完全符合预期所要达到的结果。3.5 抢答器系统的设计与实现3.5.1 总体设计原理本设计通过元器件图示连线的方法来实现，这种连线方法思路清晰可见，而且用的时候很简单方便，出现错误也很好检查，又由于本设计连线比较繁多复杂，所以采用总线模式连线，这样大大减少了由于连线带来的失误，便于很明了的看出各个模块之间的连接。总体原理图如图3-9所示。图3-9 顶层元件图本设计中，抢答器组别信号A、B、C、D为高电平时，其功能为有效状态。同样，系统清零信号CLR、预置及倒计时控制信号LDN，亦为高电平有效。当CLR有效时，抢答信号判别电路清零，为判别优先抢答信号做出准备。当计时使能端EN为低电平，预置时间设置信号LDN=1时，通过计时预置数据调整按钮TA、TB进行预置数。当计时使能端EN为高电平，有系统时钟信号CLK时，进行99秒倒计时。输入时钟CLK一方面作为扬声器控制电路的输入信号，另一方面作为抢答信号判别电路中锁存器时钟，为使扬声器音调较为悦耳，且是抢答判别电路有较高的准确度（对信号判别的最大误差是一个时钟周期），CLK信号频率高低应适中，可取500Hz-1KHz；同时CLK信号经过分频后向倒计时电路提供信号。3.5.2 功能仿真利用Quartus II进行编译，综合，仿真，时序图如图3-10所示。图3-1 总体仿真时序图如图3-10所示，当CLR有效时，抢答信号判别电路清零，为判别优先抢答信号做出准备。当计时使能端EN为低电平，预置时间设置信号LDN=1时，通过计时预置数据调整按钮TA、TB进行预置数。当计时使能端EN为高电平，有系统时钟信号CLK时，进行99秒倒计时。输入时钟CLK一方面作为扬声器控制电路的输入信号，另一方面作为抢答信号判别电路中锁存器时钟，为使扬声器音调较为悦耳，且是抢答判别电路有较高的准确度，CLK信号频率高低应适中，可取500Hz-1KHz；同时CLK信号经过分频后向倒计时电路提供信号。通过分析，仿真完全符合预期所要达到的结果。4 总结本抢答器能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者。根据不同比赛的需要，主持人可以预设一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果评出最终赢家。按照任务要求，我们设计出的抢答器具备抢答鉴别、倒计时、数码管显示、报警提示等多种功能。最终通过仿真实现了其抢答功能。 设计制作过程中遇到的问题及建议：1.在抢答鉴别模块中，抢答成功后各组台号灯具有记忆功能，这一点会造成即使下一轮抢答没有抢答成功者（即有两人或两人以上同时按下抢答器），之前被点亮的LED灯会仍然保持点亮状态。虽然此时可以根据有没有警报声来提示抢答是否有效，但是仍然不够完善；2.在计时器模块内应增加计时结束报警功能，但是由于小组成员对VHDL语言运用不够熟练，在设计该项程序时遇到很多问题，进程之间不能很好的协调，故最终没有实现这一功能；3.在波形仿真时，当信号之间配合不当时有可能造成预期的结果不能在波形上得到正确显示，故应协调各个开关的功能及其有效时间然后进行仿真，方能得出正确的仿真波形。4.另外，本产品还有需要改进的地方，如管脚过多，实际连接时不够简洁，容易造成连接错误。故应将各个模块综合起来设计总电路，但是由于成员对顶层程序设计这一部分不甚了解，故没有完成这一环节。参考文献1潘松，黄继业. EDA技术实用教程.第二版M.北京：科学出版社，2005.22龚尚福.微机原理与接口技术.第二版M. 西安：西安电子科技大学出版社，2008.83边计年，薛宏熙.用VHDL设计电子线路J. 清华大学出版社，2000.44李伟英,谢完成.基于EDA技术的抢答器的设计与实现J.科学技术与实现, 2008.8（11）5Thomas Connolly Carolyn Begg. Database Systems M.北京：电子工业出版社，2004.76谭会生,瞿遂存.EDA技术综合应用实例与分析M.西安:西安电子科技大学出版社, 2004.57VHDL程序设计8基于CPLD的无线遥控9Donald A. Neamen. Electronic circuit analysis and designM.Tsinghua University Press and Springer Verlag.2002. 10程鹏,吴秋峰.基于应用层组播的流媒体直播系统J.计算机工程,2007.3致 谢在本次毕业设计中经过我的指导老师周老师的耐心指导和热情帮助，以及图书馆大量的资料和学校提供的必要器材下才顺利完成的。从设计题目的选择到毕业设计的最终完成，周老师都始终给予我细心的指导和不懈的支持，以及我们组员的共同努力。同时实验室的开放也为同学们设计提供了实习场地。因为一个人的能力毕竟有限，在设计方面难免会出现这样那样的错误，但正是这些错误促进了我的进步。根据抢答器设计的特点，我用层次化结构化的设计概念，将此项设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，然后再将各模块合起来调试，这培养我了层次化设计的概念。在这次课程设计中，我真正体会到了知识的重要性。在设计的过程中，遇到问题我会先独立思考，遇到自己不能解决的问题我就会和同学讨论，实在解决不了我就会向指导老师请教，应该说从功能的实现到流程图的绘制，从程序的编写到程序的检查，从程序的调试到毕业论文的写作，其间每一个过程都凝聚着指导老师和组员对我的帮助。在此对周老师对我的悉心指导和帮助表示忠心的感谢，因为这些不仅让我学到了很多知识，锻炼了自身的操作能力，更为以后的学习工作打下了良好的基础。