计算机组成原理课程相关资料003第二章计算机硬件系统基础课件.ppt
第二章 计算机硬件基础(2),本章主要分两个部分讲解：,组合逻辑电路,时序逻辑电路,2.3 时序逻辑电路及部件,基本概念一、触发器二、寄存器三、移位寄存器四、计数器,时序逻辑电路基本概念,时序逻辑电路的输出不仅与当时的输入状态有关，而且还与电路在此以前的输入/输出状态有关，因此时序电路内必须要有能存储信息的记忆元件触发器。触发器是构成时序电路的基础，它可以储存一位二进制信息。时钟（clock）信号：决定了时序逻辑电路的状态改变发生在什么时刻。时钟信号是不受其它任何输入信号或电路状态的影响，一般为周期性信号。时钟周期：指时钟信号某一上升沿（或下降沿）到下一上升沿（或下降沿）的时间，即时钟周期等于时钟频率的倒数。,一、触发器,1、电平触发方式的触发器2、边沿触发方式的触发器,1、电平触发方式的触发器,特点：触发器只在时钟信号C为触发约定电平高电平（或低电平）时，才接收输入数据D（至Q端），否则，触发器状态保持不变。在时钟信号C为触发约定电平时，输出Q端的状态随着输入端D的变化而变化；电平触发方式触发器又称为D锁存器，主要用作存储器的地址锁存器，以使CPU发出的地址在整个存储器读或写周期保持稳定不变。,1、电平触发方式的触发器,C：时钟信号D：数据输入信号Q：输出信号，代表触发器的状态，即储存了0/1Q：反相输出信号,2、边沿触发方式的触发器,特点：触发器只在时钟脉冲CP的约定边沿（上升沿或下降沿）来到时，才接收输入数据D（至Q端），否则，触发器状态保持不变。在时钟信号C为高电平或者低电平时，输出Q端的状态不会随着输入端D的变化而变化；常用的正边沿触发器之一就是D触发器，由于它在CP上升沿以外时间出现在D端的数据变化和干扰信号不会被接收，因此具有很强的抗干扰能力而得到广泛应用。它一般可用来组成寄存器、计数器和移位寄存器等。,2、边沿触发方式的触发器,CP：时钟信号D：数据输入RD：异步清零端，任何时间该信号为0，则Q端必清零SD：异步置位端，任何时间该信号为0，则Q端必置1Q：输出信号，代表触发器的状态；Q：反相输出信号,二、寄存器,功能：存储二进制信息。组成：由一组触发器组成，所有触发器采用同一个时钟信号或其他控制信号，以便进行统一的打入或其他控制操作。由n位触发器构成的寄存器称为n位寄存器，它可以存储n位二进制信息。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类,带清零端的4位寄存器,工作原理：当时钟脉冲CP到来时，寄存器的输入数据（D3D0）同时打入寄存器，即输入存放输出到寄存器的输出端（Q3Q0）。CLR：寄存器清零信号，为低电平时，寄存器的输出端清为零。,带清零端的8D触发器74LS273芯片,MR：清零信号，当为低电平时，无论输入D是什么，输出Q均为0。CP：寄存器打入脉冲信号，当CP来一上升沿，则将输入端D数据打到输出端Q，并在下一上升沿来到之前，Q端保持不变。,三、移位寄存器,功能：对数据进行移位。组成：由多个触发器组成，一个触发器的输出接到另一个触发器的输入，当公共时钟信号CP上升沿时，所有触发器的输出均写入相邻的下一个触发器中，从而实现移位。通常，移位寄存器同时具备置数、左移、右移等功能。,DR是数据输入端，它在CP脉冲（移位脉冲：上升沿）的作用下，输入数据逐个地输入寄存器,状态方程为：,三、移位寄存器,由D触发器构成的移位寄存器,1 0 1 0 0 0,1 0 1 0 0 0,1 0 1 0 0,1 0 1 0,上升沿有效,DR端称为串行输入端，Q2端称为串行输出端,移位过程：,移位脉冲,串行输入,并行输出,串行输出,移位过程，Q0、Q1、Q2的波形相同，依次滞后一个CP的周期,在CP上升沿时，DR端数据依次移入寄存器、数据依次右移,三、移位寄存器,74LS299移位寄存器芯片：,三、移位寄存器,74LS299信号：S1S0：功能选择 MR：清零OE1OE2：输出使能，内部触发器的输出Q送到外部数据线I/OI/O0I/O7：数据线，当“并行置数”时，为输入信号线，其他功能下，均为输出信号线（即为触发器的输出Q）。DS0：右移时，将其移入最高位Q0。Q7：右移时，最低位从Q7移出。DS7：左移时，将其移入最低位Q7。Q0：左移时，最高位从Q0移出。,四、计数器,功能：对某个信号计数。通常将该信号作为计数器的时钟信号；每来一个时钟信号，计数器就加1（或者减1）。分类：按时钟作用方式来分：同步计数器：各触发器使用同一时钟信号，结构较为复杂，速度快异步计数器：高位触发器的时钟信号是由低一位触发器的输出来提供的，又称为行波进位计数器，结构简单，速度慢。,同步计数器：计数器中各触发器的时钟信号由同一脉冲提供，各触发器的翻转同步进行。,同步计数器,四、计数器,异步计数器：高位触发器的时钟信号是由低一位触发器的输出来提供。,异步计数器,边沿JK触发器为下降沿触发，下图为由 JK 触发器组成的 4 位异步二进制加法计数器,四、计数器,由 JK 触发器组成的 4 位异步二进制加法计数器,四、计数器,四、计数器,按功能分：加法计数器：1计数减法计数器：1计数可逆计数器：即可1计数又可1计数按进位制分：二进制计数器：低位触发器逢2进1。十进制计数器：采用BCD码计数。在计算机中使用的大多是同步二进制计数器，用来作为程序计数器PC。,74LS161 4位二进制计数器,特性：4位二进制、同步、带进位输出的加法计数器功能：置数、清零、加1计数、保持信号：CLR：异步清零信号LOAD：置数控制信号，为低电平时，在时钟脉冲CLK上跳沿，将输入信号DA打入计数器QDQAENP、ENT：计数使能信号，都为高电平时，1计数RCO：进位输出信号，当计数器加1计数到1111（即15）时，下一个时钟上升沿则使计数器输出QDQA变为0000，此时RCO输出一个时钟周期的高电平，用于芯片串联时提供进位；,两片74LS161串连为8位计数器,74LS161 4位二进制计数器,作业,思考题：如何使用74LS181芯片和74LS273寄存器构成一个8位的运算器？,本章小结,逻辑代数：是用来描述、分析、简化数字电路的数学工具。逻辑代数有三种基本逻辑操作，即“与”、“或”和“非”，有了这三种基本逻辑操作，就可以构造出任何逻辑函数。逻辑代数化简的目的是减少逻辑电路器件，其化简方法有代数法和卡诺图法两种。计算机中常用的组合逻辑电路有加法器、算术逻辑运算单元ALU、译码器、多路选择器等。时序逻辑电路的基本部件是触发器，其输出不仅与当时的输入状态有关，而且还与先前的状态有关。计算机中常用的时序逻辑电路有寄存器、移位寄存器、计数器等。,The End!,
