数字集成电路及其应用课件.ppt

（1-1）,第六章 数字集成电路及其应用,6.1 数字电路基础,6.2 集成逻辑门,6.3 组合逻辑电路,6.4 集成触发器,6.5 时序逻辑电路,（1-2）,6.1 数字电路基础,6.1.1 数字信号和模拟信号,电子电路中的信号,模拟信号,数字信号,时间连续的信号,时间和幅度都是离散的,（1-3）,模拟信号：,u,正弦波信号,锯齿波信号,u,（1-4）,研究模拟信号时，我们注重电路输入、输出信号间的大小、相位关系。相应的电子电路就是模拟电路，包括交直流放大器、滤波器、信号发生器等。,在模拟电路中，晶体管一般工作在放大状态。,（1-5）,数字信号：,数字信号,产品数量的统计。,数字表盘的读数。,数字电路信号：,（1-6）,研究数字电路时注重电路输出、输入间的逻辑关系，因此不能采用模拟电路的分析方法。主要的工具是逻辑代数，电路的功能用真值表、逻辑表达式及波形图表示。,在数字电路中，三极管工作在开关状态，即工作在饱和和截止状态。,（1-7）,6.1.2 数制,（1）十进制：,以十为基数的记数体制,表示数的十个数码：,1、2、3、4、5、6、7、8、9、0,遵循逢十进一的规律,157,=,（1-8）,一个十进制数数 N可以表示成：,若在数字电路中采用十进制，必须要有十个电路状态与十个记数码相对应。这样将在技术上带来许多困难，而且很不经济。,（1-9）,（2）二进制：,以二为基数的记数体制,表示数的两个数码：,0、1,遵循逢二进一的规律,（1001）B=,=(9)D,（1-10）,优缺点,用电路的两个状态-开关来表示二进制数，数码的存储和传输简单、可靠。,位数较多，使用不便；不合人们的习惯，输入时将二进制转换成二进制，运算结果输出时再转换成十进制数。,（1-11）,（3）十六进制和八进制：,十六进制记数码：,1、2、3、4、5、6、7、8、9、0、A(10)、B(11)、C(12)、D(13)、E(14)、F(15),(4E6)H=,4162+14 161+6 160,=(1254)D,（1-12）,十六进制与二进制之间的转换：,(0101 1001)B=,027+1 26+0 25+1 24+1 23+0 22+0 21+1 20D,=,(023+1 22+0 21+1 20)161+(1 23+0 22+0 21+1 20)160D,=(59)H,每四位2进制数对应一位16进制数,（1-13）,十六进制与二进制之间的转换：,(10011100101101001000)B=,从末位开始四位一组,(1001 1100 1011 0100 1000)B=,=(9CB48)H,（1-14）,八进制与二进制之间的转换：,(10011100101101001000)B=,从末位开始三位一组,(10 011 100 101 101 001 000)B=,=(2345510)O,（1-15）,（4）十进制与二进制之间的转换：,两边除二，余第0位K0,商两边除二，余第1位K1,（1-16）,十进制与二进制之间的转换，可以用二除十进制数，余数是二进制数的第0位，然后依次用二除所得的商，余数依次是K1、K2、。,转换方法,（1-17）,转换过程：,(25)D=(11001)B,（1-18）,6.1.3 二进制码,数字系统的信息,数值,文字符号,二进制代码,编码,（1-19）,为了分别表示N个字符，所需的二进制数的最小位数：,编码可以有多种，数字电路中所用的主要是二十进制码（BCD码）。,BCD-Binary-Coded-Decimal,（1-20）,在BCD码中，用四位二进制数表示09十个数码。四位二进制数最多可以表示16个字符，因此09十个字符与这16中组合之间可以有多种情况，不同的对应便形成了一种编码。这里主要介绍：,8421码,5421码,余3码,2421码,（1-21）,在BCD码中，十进制数(N)D 与二进制编码(K3K2K1K0)B 的关系可以表示为：,(N)D=W3K3+W2K2+W1K1+W0K0,W3W0为二进制各位的权重,所谓的8421码，就是指各位的权重是8、4、2、1。,（1-22）,二进制数,自然码,8421码,2421码,5421码,余三码,（1-23）,6.2 逻辑代数及运算规则,6.2.1逻辑代数与基本逻辑关系,在数字电路中，我们要研究的是电路的输入输出之间的逻辑关系，所以数字电路又称逻辑电路，相应的研究工具是逻辑代数（布尔代数）。,在逻辑代数中，逻辑函数的变量只能取两个值（二值变量），即0和1，中间值没有意义，这里的0和1只表示两个对立的逻辑状态，如电位的低高（0表示低电位，1表示高电位）、开关的开合等。,（1-24）,（1）“与”逻辑,A、B、C都具备时，事件F才发生。,逻辑符号,（1-25）,F=ABC,逻辑式,真值表,（1-26）,（2）“或”逻辑,A、B、C只有一个具备时，事件F就发生。,逻辑符号,（1-27）,F=A+B+C,逻辑式,真值表,（1-28）,（3）“非”逻辑,A具备时，事件F不发生；A不具备时，事件F发生。,逻辑符号,（1-29）,逻辑式,真值表,（1-30）,（4）几种常用的逻辑关系逻辑,“与”、“或”、“非”是三种基本的逻辑关系，任何其它的逻辑关系都可以以它们为基础表示。,与非：条件A、B、C都具备，则F 不发生。,（1-31）,或非：条件A、B、C任一具备，则F 发生。,异或：条件A、B有一个具备，另一个不具备则F 发生。,（1-32）,（5）几种基本的逻辑运算,从三种基本的逻辑关系，我们可以得到以下逻辑运算：,0 0=0 1=1 0=0,1 1=1,0+0=0,0+1=1+0=1+1=1,（1-33）,6.2.2 逻辑代数的基本定律,一、基本运算规则,A+0=A A+1=1 A 0=0 A=0 A 1=A,（1-34）,二、基本代数规律,交换律,结合律,分配律,A+B=B+A,A B=B A,A+(B+C)=(A+B)+C=(A+C)+B,A(B C)=(A B)C,A(B+C)=A B+A C,A+B C=(A+B)(A+C),（1-35）,三、吸收规则,1.原变量的吸收：,A+AB=A,证明：,A+AB=A(1+B)=A1=A,利用运算规则可以对逻辑式进行化简。,例如：,（1-36）,2.反变量的吸收：,证明：,例如：,（1-37）,3.混合变量的吸收：,证明：,例如：,（1-38）,4.反演定理：,可以用列真值表的方法证明：,（1-39）,6.3 逻辑函数的表示法,6.3.1 真值表：将输入、输出的所有可能状态一一对应地列出。,（1-40）,请注意,n个变量可以有2n个组合，一般按二进制的顺序，输出与输入状态一一对应，列出所有可能的状态。,（1-41）,6.3.2 逻辑函数式,把逻辑函数的输入、输出关系写成与、或、非等逻辑运算的组合式，即逻辑代数式，称为逻辑函数式，我们通常采用“与或”的形式。,比如：,若表达式中的乘积包含了所有变量的原变量或反变量，则这一项称为最小项，上式中每一项都是最小项。,若两个最小项只有一个变量以原、反区别，称它们逻辑相邻。,（1-42）,逻辑相邻的项可以合并，消去一个因子,（1-43）,6.3.3 逻辑图：,把相应的逻辑关系用逻辑符号和连线表示出来。,F=AB+CD,（1-44）,6.4 逻辑函数的化简,利用逻辑代数的基本公式：,例：,（1-45）,例：,反演,（1-46）,？,AB=AC,A+B=A+C,请注意与普通代数的区别！,（1-47）,6.2 集成逻辑门,门电路是用以实现逻辑关系的电子电路，与我们所讲过的基本逻辑关系相对应，门电路主要有：与门、或门、与非门、或非门、异或门等。,在数字电路中，一般用高电平代表1、低点平代表0，即所谓的正逻辑系统。,（1-48）,只要能判断高低电平即可,K开-Vo=1,输出高电平K合-Vo=0,输出低电平,可用三极管代替,（1-49）,三极管的开关特性：,（1-50）,6.2.1 分离元件门电路,二极管与门,（1-51）,二极管或门,（1-52）,三极管非门,嵌位二极管,（1-53）,与非门,（1-54）,分离元件门电路缺点,1、体积大、工作不可靠。,2、需要不同电源。,3、各种门的输入、输出电平不匹配。,（1-55）,6.2.2 TTL集成门电路,6.2.2.1 TTL与非门的基本原理,与分离元件电路相比，集成电路具有体积小、可靠性高、速度快的特点，而且输入、输出电平匹配，所以早已广泛采用。根据电路内部的结构，可分为DTL、TTL、HTL、MOS管集成门电路。,（1-56）,TTL与非门的内部结构,（1-57）,1、任一输入为低电平（0.3V）时,1V,不足以让T2、T5导通,（1-58）,1、任一输入为低电平（0.3V）时,1V,uo=5-uR2-ube3-ube43.4V高电平！,（1-59）,2、输入全为高电平（3.4V）时,电位被嵌在2.1V,全反偏,1V,（1-60）,2、输入全为高电平（3.4V）时,全反偏,uF=0.3V,此电路,（1-61）,一、电压传输特性,6.2.2.2 TTL与非门的特性和技术参数,测试电路,（1-62）,UOL,(0.3V),传输特性曲线,UOL,(0.3V),阈值UT=1.4V,理想的传输特性,输出高电平,输出低点平,（1-63）,1、输出高电平UOH、输出低电平UOL,UOH2.4V UOL 0.4V 便认为合格。,典型值UOH=3.4V UOL 0.3V。,2、阈值电压UT,uiUT时，认为ui是低电平。,uiUT时，认为ui是高电平。,UT=1.4V,（1-64）,二、输入、输出负载特性,1、前后级之间电流的联系,（1-65）,前级输出为 高电平时,前级,后级,流出前级电流IOH（拉电流）,（1-66）,前级输出为 低电平时,前级,后级,流入前级的电流IOL 约 1.4mA(灌电流),（1-67）,灌电流的计算,（1-68）,关于电流的技术参数,（1-69）,2、扇出系数,：门电路输出驱动同类门的个数,前级输出为 高电平时,例如：,（1-70）,前级,前级输出为 低电平时,（1-71）,输出低电平时，流入前级的电流（灌电流）：,输出高电平时，流出前级的电流（拉电流）：,与非门的扇出系数一般是10。,（1-72）,3、输入端接一电阻R接地,“1”,“0”？,（1-73）,R较小时,uiUT T2不导通，输出高电平。,（1-74）,R增大,Ruiui=UT时，输出低电平。,R临界=1.45K,（1-75）,1、悬空的输入端相当于接高电平。,2、为了防止干扰，可将悬空的输入端接高电平。,说明,（1-76）,4、平均传输时间,tpd1,tpd2,平均传输时间,（1-77）,6.3 其它类型的TTL门电路,6.3.1 集电极开路的与非门（OC门）,（1-78）,符号,！,（1-79）,应用时输出端要接一上拉负载电阻RL,（1-80）,1、OC门可以实现“线与”功能,F=F1F2F3,RL,（1-81）,F=F1F2F3?,（1-82）,F=F1F2F3?,所以：F=F1F2F3!,（1-83）,2、负载电阻RL和电源 UCC可以根据情况选择,（1-84）,6.3.2 三态门,E-控制端,（1-85）,（1-86）,（1-87）,符号,功能表,（1-88）,符号,功能表,（1-89）,三态门主要作为TTL电路与总线间的接口电路,用途：,E1、E2、E3分时接入高电平,（1-90）,6.3.1 概述,逻辑电路,组合逻辑电路,时序逻辑电路,现时的输出仅取决于现时的输入,除与现时输入有关外还与原状态有关,6.3 组合逻辑电路,（1-91）,6.3.2 组合逻辑电路分析,1、由给定的逻辑图写出逻辑关系表达式。,分析步骤：,2、用逻辑代数对逻辑表达式进行化简。,3、列出输入输出状态表并得出结论。,电路 结构,输入输出之间的逻辑关系,（1-92）,例：分析下图的逻辑功能。,（1-93）,真值表,相同为“1”不同为“0”,同或门,（1-94）,例：分析下图的逻辑功能。,（1-95）,真值表,相同为“0”不同为“1”,异或门,（1-96）,例：分析下图的逻辑功能。,0,1,被封锁,1,1,（1-97）,1,0,被封锁,1,选通电路,（1-98）,6.3.3 组合逻辑电路设计,任务要求,最简单的逻辑电路,1、指定实际问题的逻辑含义，列出真值表。,分析步骤：,2、用逻辑代数对逻辑表达式进行化简。,3、根据逻辑表达式画出逻辑图。,（1-99）,例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,1、首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出是F，多数赞成时是“1”，否则是“0”。,2、根据题意列出逻辑状态表。,（1-100）,逻辑状态表,（1-101）,3、根据逻辑表达式画出逻辑图。,（1-102）,若用与非门实现,（1-103）,真值表,电路功能描述,例2：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。,设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。,1,穷举法,1,（1-104）,2,逻辑表达式,最简与或表达式,化简,3,2,已为最简与或表达式,4,逻辑变换,5,逻辑电路图,用与非门实现,用异或门实现,（1-105）,真值表,电路功能描述,例3：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。,设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。,1,穷举法,1,2,2,逻辑表达式,（1-106）,3,最简与或表达式,化简,4,5,逻辑变换,逻辑电路图,3,化简,4,Y=,AB,+AC,5,（1-107）,6.3.4 几种常用的组合逻辑组件,6.3.4.1 编码器,所谓编码就是赋予选定的一系列二进制代码以固定的含义。,n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。,（1）二进制编码器,将一系列信号状态编制成二进制代码。,（1-108）,例：用与非门组成三位二进制编码器,-八线-三线编码器,设八个输入端为I1I8，八种状态，与之对应的输出设为F1、F2、F3，共三位二进制数。,设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表，然后写出逻辑表达式并进行化简，最后画出逻辑图。,（1-109）,真值表,（1-110）,（1-111）,（2）二-十进制编码器,将十个状态（对应于十进制的十个代码）编制成BCD码。,十个输入,四位,输入：I0 I9。,输出：F4 F1,列出状态表如下：,（1-112）,状态表,（1-113）,逻辑图略,（1-114）,6.3.4.2 译码器,译码是编码的逆过程，即将某二进制翻译成电路的某种状态。,（1）二进制译码器,将n种输入的组合译成2n种电路状态。也叫n-2n线译码器。,译码器的输入：,一组二进制代码,译码器的输出：,一组高低电平信号,（1-115）,2-4线译码器74LS139的内部线路,（1-116）,74LS139的功能表,“”表示低电平有效。,（1-117）,74LS139管脚图,一片139种含两个2-4译码器,（1-118）,例：利用线译码器分时将采样数据送入计算机。,（1-119）,工作原理：（以A0A1=00为例）,脱离总线,（1-120）,（2）显示译码器,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,（1-121）,显示器件：,常用的是七段显示器件,（1-122）,显示器件：,常用的是七段显示器件,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,（1-123）,显示译码器：,74LS49的管脚图,（1-124）,功能表（简表）,8421码,译码,显示字型,完整的功能表请参考相应的参考书。,（1-125）,74LS49与七段显示器件的连接：,74LS49是集电极开路，必须接上拉电阻,（1-126）,6.3.4.3 加法器,举例：A=1101,B=1001,计算A+B,0,1,1,0,1,0,0,1,1,（1-127）,加法运算的基本规则：,（1）逢二进一。,（2）最低位是两个数最低位的叠加，不需考虑进位。,（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。,（4）任何位相加都产生两个结果：本位和、向高位的进位。,（1-128）,（1）半加器：,半加运算不考虑从低位来的进位,A-加数；B-被加数；S-本位和；C-进位。,真值表,（1-129）,真值表,（1-130）,逻辑图,逻辑符号,（1-131）,（2）全加器：,an-加数；bn-被加数；cn-1-低位的进位；sn-本位和；cn-进位。,逻辑状态表见下页,（1-132）,（1-133）,半加和：,所以：,（1-134）,逻辑图,逻辑符号,（1-135）,全加器SN74LS183的管脚图,（1-136）,应用举例：用一片SN74LS183构成两位串行进位全加器。,串行进位,（1-137）,其它组件：,SN74H83-四位串行进位全加器。,SN74283-四位超前进位全加器。,（1-138）,6.3.4.4 数据选择器,从一组数据中选择一路信号进行传输的电路，称为数据选择器。,控制信号,输入信号,输出信号,数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。,（1-139）,从n个数据中选择一路传输，称为一位数据选择器。从m组数据中各选择一路传输，称为m位数据选择器。,控制信号,四二选一选择器,（1-140）,四选一集成数据选择器74LS153,功能表,（1-141）,八选一集成数据选择器74LS151,（1-142）,用两片74LS151构成十六选一数据选择器,D0D7,（1-143）,用两片74LS151构成十六选一数据选择器,D8D15,（1-144）,6.3.5 利用中规模组件设计组合电路,中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。,用中规模组件设计逻辑电路，可以减少连线、提高可靠性。,下面介绍用选择器设计组合逻辑电路的方法。,（1-145）,用数据选择器设计逻辑电路,四选一选择器功能表,类似三变量函数的表达式！,（1-146）,例：,利用四选一选择器实现如下逻辑函数。,与四选一选择器输出的逻辑式比较,可以令：,变换,（1-147）,接线图,74LS153,（1-148）,用n位地址输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。,设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。,（1-149）,6.4.1 概述,触发器,触发器输出有两种可能的状态：0、1；,输出状态不只与现时的输入有关，还与原来的输出状态有关；,触发器是有记忆功能的逻辑部件。,按功能分类：R-S触发器、D型触发器、JK触发器、T型等。,6.4 集成触发器,（1-150）,6.4.2 触发器的基本形式,反馈,（1-151）,输入RD=0,SD=1时,若原状态：,1,1,0,0,1,0,1,0,输出仍保持：,（1-152）,输入RD=0,SD=1时,若原状态：,0,1,1,1,1,0,1,0,输出变为：,（1-153）,输入RD=1,SD=0时,若原状态：,1,0,1,0,1,0,1,1,输出变为：,（1-154）,输入RD=1,SD=0时,若原状态：,0,0,1,1,0,1,0,1,输出保持：,（1-155）,输入RD=1,SD=1时,若原状态：,1,0,1,1,1,0,0,1,输出保持原状态：,（1-156）,输入RD=1,SD=1时,若原状态：,1,1,0,1,1,0,输出保持原状态：,（1-157）,输入RD=0,SD=0时,输出全是1,但当RD=SD=0同时变为1时，翻转快的门输出变为0，另一个不得翻转。,（1-158）,基本触发器的功能表,（1-159）,1、触发器是双稳态器件，只要令RD=SD=1，触发器即保持原态。稳态情况下，两输出互补。一般定义Q为触发器的状态。,2、在控制端加入负脉冲，可以使触发器状态变化。SD端加入负脉冲，使Q=1，SD称为“置位”或“置一”端。RD端加入负脉冲，使Q=0，RD称为“复位”或“清0”端。,（1-160）,6.4.3 触发器按逻辑功能的分类,6.4.3.1 RS触发器,（1-161）,CP=0时,0,触发器保持原态,（1-162）,CP=1时,1,（1-163）,RS触发器的功能表,（1-164）,简化的功能表,Qn+1-下一状态（CP过后）,Qn-原状态,（1-165）,逻辑符号,（1-166）,例：画出RS触发器的输出波形。,CP,R,S,Q,使输出全为1,CP撤去后状态不定,（1-167）,6.4.3.2 D触发器,（1-168）,CP=0时，a、b门被堵，输出保持原态：,0,（1-169）,CP=1时，a、b门被打开，输出由D决定：,若D=0,1,0,1,1,0,0,1,（1-170）,CP=1时，a、b门被打开，输出由D决定：,若D=1,1,1,0,0,1,1,0,（1-171）,功能表,逻辑符号,（1-172）,CP,D,Q,例：画出D触发器的输出波形。,（1-173）,6.4.3.3 JK触发器,JK触发器的功能最完善，有两个控制端J、K。,（1-174）,JK触发器的功能,被封锁,保持原态,J=K=0时：,（1-175）,JK触发器的功能,相当于T触发器T=1,J=K=1时：,（1-176）,JK触发器的功能,Qn=0时,Qn+1=1,J=1，K=0时：分两种情况（Q=0,Q=1）,（1-177）,JK触发器的功能,Qn=1时,F主被封保持原态,Qn+1=1,（1-178）,JK触发器的功能,Qn+1=0,同样原理：,J=0，K=1时：,（1-179）,功能表,逻辑符号,（1-180）,时序图,CP,K,J,Q,保持,T,（1-181）,6.4.4 触发器的触发方式,触发方式？,研究翻转时刻与时钟脉冲间的关系,（1-182）,6.4.4.1 电位触发方式,电位触发,正电位触发,负电位触发,CP=1 期间翻转,CP=0 期间翻转,（1-183）,例如：前面讲的D触发器就是电位触发方式。,D,（1-184）,电位触发的特点,结构简单、速度快。,只要CP存在就可以翻转，容易造成空翻。,（1-185）,电位触发的符号,正电位触发,负电位触发,（1-186）,6.4.4.2 主从触发方式,主从触发方式的翻转过程：,前沿处，输出交叉反馈到F主。,后沿处，输出传递到F从翻转完成。,CP,？,（1-187）,以主从触发的D触发器为例：,CP,D,Q,正确的输出波形,假设在CP=1期间 D有一干扰,主从型的D触发器的输出波形如何？,（1-188）,CP,D,Q,第一个CP到来时，Q翻转。,1,（1-189）,CP,D,Q,第一个CP的下降沿，Q翻转，输出反馈到F主的输入。,（1-190）,CP,D,Q,由于S1=0，t1时刻Q翻转为0。,（1-191）,CP,D,Q,t2时刻Q会再变为1 吗？,（1-192）,CP,D,Q,1,0,由于D=1,所以F主被封。,D变为1后，Q并不翻转为1。,（1-193）,CP,D,Q,1,0,第二个 CP的下降沿，F从按F主的输出翻转。,（1-194）,由于D在CP=1期间有干扰，便产生了错误的输出。因此，主从触发器不允许在CP=1期间有干扰，否则可能产生误动作。,（1-195）,逻辑符号,（1-196）,6.4.4.3 边沿触发方式,为了免除CP=1期间输入控制电平不许改变的限制，可采用边沿触发方式。其特点是：触发器只在时钟跳转时发生翻转，而在CP=1或CP=0期间，输入端的任何变化都不影响输出。,如果翻转发生在上升沿就叫“上升沿触发”或“正边沿触发”。如果翻转发生在下降沿就叫“下降沿触发”或“负边沿触发”。下面以边沿触发的D触发器为例讲解。,（1-197）,设原态Q=0并设D=1,1,CP=0期间，c、d被锁，输出为1。,0,0,0,（1-198）,1,c=1、d=1反馈到a、b的输入，a、b输出为0、1。,0,0,0,（1-199）,CP正沿到达时c、d开启，使c=1，d=0。,1,1,Q翻转为1,（1-200）,CP正沿过后，d=0将c封锁,并使b=1，维持d=0。,1,因此以后CP=1期间D的变化不影响输出。,0,0,1,（1-201）,其它情况下 的翻转，请大家自己分析。,（1-202）,边沿触发的D触发器功能表,（1-203）,逻辑符号,负沿触发,正沿触发,（1-204）,总结,1、在应用触发器时，要特别注意触发形式，否则很容易造成整个数字系统工作不正常。,2、边沿触发抗干扰能力强，且不存在空翻，应用较广泛。,（1-205）,6.4.5 应用举例,例：四人抢答电路。四人参加比赛，每人一个按钮，其中一人按下按钮后，相应的指示灯亮。并且，其它按钮按下时不起作用。,电路的核心是74LS175四D触发器。它的内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。,（1-206）,1Q,1D,2Q,2D,GND,4Q,4D,3Q,3D,时钟,请零,USC,公用清零,公用时钟,74LS175管脚图,（1-207）,+5V,D1,D2,D3,D4,CLR,CP,CP,赛前先清零,输出为零发光管不亮,（1-208）,D1,D2,D3,D4,CLR,CP,+5V,CP,反相端都为1,1,（1-209）,D1,D2,D3,D4,CLR,CP,CP,+5V,若有一按钮被按下，比如第一个钮。,0,0,这时其它按钮被按下也没反应,（1-210）,时序电路必然具有记忆功能，因而组成时序电路的基本单元是触发器。,时序逻辑电路的特点,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。,6.5.1 概述,6.5 时序逻辑电路,（1-211）,6.5.2 寄存器,6.5.2.1 数码寄存器,寄存器是计算机的主要部件之一，它用来暂时存放数据或指令。,四位数码寄存器,（1-212）,6.5.2.2 移位寄存器,所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种：,（1-213）,根据移位数据的输入输出方式，又可将它分为串行输入串行输出、串行输入并行输出、并行输入串行输出和并行输入并行输出四种电路结构：,串入串出,串入并出,并入串出,并入并出,（1-214）,四位串入-串出的左移寄存器,初始状态：设A3A2A1A0 1011,在存数脉冲作用下，也有 Q3Q2Q1Q0 1011。,D0 0,D1 Q0,D2 Q1,D3 Q2,下面将重点讨论 兰颜色的 那部分电路的工作原理。,（1-215）,D0 0,D1 Q0,D2 Q1,D3 Q2,1 0 1 1,0 1 1 0,0 1 1 0,1 1 0 0,1 1 0 0,1 0 0 0,1 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,设初态 Q3Q2Q1Q0 1011,（1-216）,用波形图表示如下：,设初态Q3Q2Q1Q0 1011,（1-217）,四位串入-串出的左移寄存器：,四位串入-串出的右移寄存器：,D1 Q2,D2 Q3,D3 0,D0 Q1,（1-218）,四位串入-串出的左移寄存器：,四位串入-串出的右移寄存器：,双向移位寄存器的构成：,只要设置一个控制端S，当S0 时左移；而当S1时右移即可。,“L”即需左移的输入数据,“R”即需右移的输入数据,集成组件 电路74LS194就是这样的多功能移位寄存器。,（1-219）,右移串行输入,左移串行输入,并行输入,（1-220）,0,1,1,1,1,0 0,0 1,1 0,1 1,直接清零,保 持,右移(从QA向右移动),左移(从QD向左移动),并入,（1-221）,6.5.2.3 寄存器应用举例,例：数据传送方式变换电路,1.实现方法:,(1).因为有7位并行输入，故需使用两片74LS194；,(2).用最高位QD2作为它的串行输出端。,（1-222）,2.具体电路:,（1-223）,3.工作效果:,提醒：在电路中，“右移输入”端接 5V。,（1-224）,6.5.3 计数器的分析,6.5.3.1 计数器的功能和分类,1.计数器的功能,记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。,2.计数器的分类,同步计数器和异步计数器。,加法计数器、减法计数器和可逆计数器。,有时也用计数器的计数容量(或称模数)来区分各种不同的计数器，如二进制计数器、十进制计数器、二十进制计数器等等。,（1-225）,6.5.3.2 异步计数器的分析,在异步计数器中，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“异步计数器”。,三位二进制异步加法计数器,例1.三位二进制异步加法计数器。,（1-226）,1010101010,0 0,1,0 1,0,1,1 0,1,1 1,0,0,0 0,0,1,0 1,思考题：,试画出三位二进制异步减法计数器的电路图，并分析其工作过程。,优点：电路简单、可靠,缺点：速度慢,（1-227）,6.5.3.3 同步计数器的分析,例2.三位二进制同步加法计数器,三位二进制同步加法计数器,（1-228）,分析步骤:,1.先列写控制端的逻辑表达式：,J2=K2=Q1 Q0,J1=K1=Q0,J0=K0=1,Q0：来一个CP，它就翻转一次；,Q1：当Q01时，它可翻转一次；,Q2：只有当Q1Q011时，它才能翻转一次。,（1-229）,2.再列写状态转换表，分析其状态转换过程。,2 0 0 1 0 0 1 1 1 1 0 1 0,1 0 0 0 0 0 0 0 1 1 0 0 1,3 0 1 0 0 0 0 0 1 1 0 1 1,4 0 1 1 1 1 1 1 1 1 1 0 0,5 1 0 0 0 0 0 0 1 1 1 0 1,6 1 0 1 0 0 1 1 1 1 1 1 0,7 1 1 0 0 0 0 0 1 1 1 1 1,8 1 1 1 1 1 1 1 1 1 0 0 0,（1-230）,3.还可以用波形图显示状态转换表,（1-231）,（1-232）,6.5.3.4 任意进制计数器的分析,1.写出控制端的逻辑表达式：,J2=Q1 Q0，K2 1,J1=K1 1,（1-233）,2.再列写状态转换表，分析其状态转换过程：,1 0 0 0 0 1 1 1 1 1 0 0 1,2 0 0 1 0 1 1 1 1 1 0 1 0,3 0 1 0 0 1 1 1 1 1 0 1 1,4 0 1 1 1 1 1 1 1 1 1 0 0,5 1 0 0 0 1 1 1 0 1 0 0 0,（1-234）,如前所述，右图电路为异步五进制加法计数器。,3.还可以用波形图显示状态转换表(略),（1-235）,另有三种状态111、110、101不在计数循环内，如果这些状态经若干个时钟脉冲能够进入计数循环，称为能够自行启动。,4.检验其能否自动启动？,1 1 1 1 1 1 1 0 1 0 0 0,1 1 0 0 1 1 1 0 1 0 1 0,1 0 1 0 1 1 1 0 1 0 1 0,结论：经检验，可以自动启动。,（1-236）,5、状态转换图,（1-237）,6.5.4 利用集成功能组件设计计数电路,一.中规模计数器组件介绍及其应用,1.二-五-十进制计数器 74LS90,74LS90 内部含有两个独立的 计数电路：一个是模 2 计数器(CPA为其时钟，QA为其输出端)，另一个是模 5 计数器(CPB为其时钟，QDQCQB为其输出端)。,外部时钟CP是先送到CPA还 是先送到CPB，在QDQCQBQA这四个输出端会形成不同的码制。,(1).74LS90的介绍,（1-238）,74LS 90原理电路图,下面将给出它的原理电路图：,（1-239）,74LS 90管脚分布图,（1-240）,74LS 90功能表,（1-241）,74LS 90功能表,归纳：,1.74LS 90在“计数状态”或“清零状态”时，均要求R 9(1)和R 9(2)中至少有一个必须为“0”。,2.只有在R 0(1)和R 0(2)同时为“1”时，它才进入“清零状态”；否则 它必定处于“计数状态”。,（1-242）,分析：计数时钟先进入CPA时的计数编码。,结论：上述连接方式形成 8421 码。,（1-243）,再分析：计数时钟先进入CPB时的计数编码。,结论：上述连接方式形成 5421 码。,（1-244）,例1.构成BCD码六进制计数器。,0 0 0 0,CP,0 1 1 0,(2).74LS90的应用,（1-245）,讨论：下述接法行不行?错在何处?,警示：切切不可将输出端相互短路！,（1-246）,只有这样做才是正确的。,（1-247）,例2.用两片74LS 90构成 36 进制8421码计数器。,分析：1.如何解决片间进位问题？,从右面的状态转换表 中可以看到：个位片的 QD可以给十位片提供计数脉冲信号。,（1-248）,分析：2.如何满足“36 进制”的要求？,3 6,0 0,(0011 0110),（1-249）,用两片74LS 90构成 36 进制8421码计数器,（1-250）,例3.用74LS 90构成 5421 码的六进制计数器。,至此结束,在此状态下清零,异步清零，此状态出现时间极短，不能计入计数循环。,（1-251）,承接前页的分析结果：,在QAQDQCQB 1001 时清零。,（1-252）,8421码制下：,在QDQCQBQA 0110 时清零,同为六进制计数器，两种码制不同接法的比较：,5421码制下：,在QAQDQCQB 1001 时清零,（1-253）,2.四位二进制同步计数器 74LS163,前面所讲述的74LS 90其清零方式通常称为“异步清零”，即只要 Q 0(1)=Q 0(2)=1，不管有无时钟信号，输出端立即为 0；而且它的计数方式是异步的，即CP不是同时送 到每个触发器。,而下面将要讲述的74LS163，不但 计数方式是同步的，而且它的清零方式 也是同步的：即使控制端CLR0，清零目的真正实现还需等待下一个时钟脉冲的上升沿到来以后才能够变为现实。这就是“同步清零”的含义。,（1-254）,74LS 163 管脚图,(1).74LS163 的介绍,（1-255）,74LS163功能表,（1-256）,（1-257）,例1.用一片74LS163构成六进制计数器。,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,六个 稳态,准备清零：使 CLR 0,(2).74LS163 的应用,（1-258）,在QDQCQBQA 0110 时立即清零。,例.用一片74LS 90构成六进制计数器:,例.用一片74LS 163构成六进制计数器:,在QDQCQBQA 0101 时 准备清零。,（1-259）,例.用74LS163构成二十四进制计数器。,(1).需要两片74LS163；,(2).为了提高运算速度，使用同步计数方式。,