基于ATE-93000高速数字通信测试技术研究课件.ppt
基于ATE 93000高速数字通信测试技术研究,重庆邮电大学毕业设计答辩,论文主要内容,Gb/s高速IO的应用及测试面临挑战,1,V93k Gb/s高速IO测试资源,2,Gb/s高速IO测试LB设计,3,Serdes接口测试方案及数据分析,4,重庆邮电大学毕业设计答辩,论文主要内容,Gb/s高速IO的应用及测试面临挑战,1,重庆邮电大学毕业设计答辩,课题研究的背景及意义,背景：1.传统的以PCI为代表的并行接口技术，已不能 满足日益增长高速数据的传输要求。2.以Serdes接口为主的串行通信技术逐步成为一 种通用的高速IO接口标准。意义：半导体的技术的高度发展给具有高速Serdes接 口芯片测试带来更加严峻的挑战和迫切要求。对这类芯片测试技术的研究也就显得具有现实意 义。,重庆邮电大学毕业设计答辩,Gb/s高速IO的应用及测试挑战：,挑战：1：技术方面；2:测试成本：机台资源，误码率测试时间长。,重庆邮电大学毕业设计答辩,论文主要内容,2,V93k Gb/s高速IO测试资源,重庆邮电大学毕业设计答辩,V93k Gb高速IO测试资源,PS3600数字板卡的功能框图,重庆邮电大学毕业设计答辩,V93k Gb高速IO测试资源,PS HX 板卡的功能框图,重庆邮电大学毕业设计答辩,论文主要内容,Gb/s高速IO测试LB设计,3,重庆邮电大学毕业设计答辩,被测芯片及其Serdes IP核描述,被测芯片P50主要用来验证TSMC 65GP工艺、FlipChip封装、高速DDR2/DDR3、高速Serdes、高速Memory等关键技术及IP；PCI-E Gen2总线集成两对Serdes接口，可编程的串行数据速率从2.5Gbps到5Gbps，并带8B/10B的编解码；PRBS码流的生成器/校验器，可用于BIST自测；SERDES带有低功耗CML缓冲，可以与光收发器、同轴电缆、屏蔽双绞线及FR-4类的高速背板连接；可编程的发送端预加重可改善收端的眼图开度；,重庆邮电大学毕业设计答辩,Gb/s高速IO测试LB设计,pogo pin的问题传统pogo pin方法，pogo表面谐振现象会限制信号带宽，当信号带宽达到一定频率时，信号会产生比较大的衰减；利用数个地pogo环绕信号pogo的方式。可以产生一个阻抗可调的垂直通道，同时，地pogo也为信号pogo的信号提供屏蔽和信号返回路径的作用；,重庆邮电大学毕业设计答辩,Gb/s高速IO测试LB设计,需要充分考虑LB走线具备足够范围的通带带宽；连接器、Relay、socket；焊盘、管脚、封装外壳、绑定线等通孔残端可造成天线效应；PCB材料和叠层结构；电源完整性问题；BGA引脚下的走线；,重庆邮电大学毕业设计答辩,Loadboard的验证与评估,顶层四层采用Rogers板材，用于Gb/s高速信号走线；其它层采用FR4板材；采用12.2mil线宽，做50阻抗控制；对走线和SMP连接器利用V93k对信号测试通路中额外插入0、5、10、15、20cm长的走线进行测试验证。,重庆邮电大学毕业设计答辩,论文主要内容,Serdes接口测试方案及数据分析,4,重庆邮电大学毕业设计答辩,基于ATE Serdes接口测试方案,重庆邮电大学毕业设计答辩,基于ATE Serdes接口测试内容,BIST和并行环回模式,功能&参数 功能测试 DC参数测试,抖动测试 抖动测试 眼图测试 抖动眼图测试,时间&电平测试 AC参数测试 接收端灵敏度测 试,重庆邮电大学毕业设计答辩,基于ATE Serdes接口测试测试方法,重庆邮电大学毕业设计答辩,测试板Loadboard性能验证,图右上 P50测试板5Gbps速率下Serdes接口连线测试眼图图左下 demo测试板5Gbps速率下Serdes接口连线测试眼图图右下 P50测试板3.2Gbps速率下Serdes接口连线测试眼图,重庆邮电大学毕业设计答辩,测试板Loadboard性能验证,重庆邮电大学毕业设计答辩,发送性能测试,重庆邮电大学毕业设计答辩,抖动容限测试,抖动容限与时钟恢复电路直接相关，其测试目的也是验证接收器的时钟恢复电路性能，确保能精确地跟踪低频抖动。,重庆邮电大学毕业设计答辩,不同走线方式和模式下抖动眼图测试分析,图右上 Set1发送端BIST模式下眼图测试结果,图左下 Set1Parallel Loopback模式下眼图测试结果,图右下 Set2 Parallel Loopback模式下眼图测试结果,重庆邮电大学毕业设计答辩,结论,目前，高速Serdes在传输速率2.5Gbps水平测试已完成各项指标。由于测试板的原因，在传输速率5Gbps下的测试技术研究是下一阶段的主要目标。,谢谢各位老师!,
