数电实验讲义东华理工大学.docx

数电实验讲义东华理工大学基本原理实验 实验一 门电路逻辑功能测试及应用 一、实验目的 1.熟悉数字电路学习机和双踪示波器的使用方法； 2.熟悉门电路的逻辑功能； 3.掌握TTL门电路、CMOS门电路功能及外特性的测试方法； 4.掌握基本集成逻辑芯片的正确使用与应用。 二、实验器材 1.数字电路学习机 2.双踪示波器 3.万用表 4.集成芯片 74LS00 74LS02 TC4011 5.010K电位器 6.导线若干 1台 1台 1台 1片 1片 1片 1只 四2输入TTL与非门 四2输入TTL或非门 四2输入COMS与非门 三、预习要求 1.了解数字电路学习机和双踪示波器的使用方法； 2.熟悉所用集成芯片的引线位置及各引线用途； 3.复习门电路工作原理及相应逻辑表达式； 4.复习门电路主要特性及参数的意义。 四、实验内容及步骤 实验前按学习机使用说明书先检查学习机电源是否正常，然后选择实验用的集成芯片，按自己设计的实验接线图接好连线，特别注意VCC及地线不能接错。线接好后经实验指导老师检查无误方可通电实验。实验中改动接线须先断开电源，接好线后再通电实验。 1.测试门电路的逻辑功能 分别将集成芯片74LS00、TC4011、74LS02插入面包板，接好VCC和地线，输入端接S1S8任意两个，输出端接电平显示发光二极管任意一个，列出各自的真值表，写出逻辑表达式。 2.TTL门电路主要参数的测试 输出高电平VOH与输出低电平VOL的测定。 VOH是指输入端有一个或一个以上为低电平时的输出高电平值，其测试图如图1-1所示。 VOL是指输入端全部接高电平时的输出低电平值，其测试图如图1-2所示。 输入短路电流IIS的测定。 - 1 - IIS是指输入端有一个接地，其余输入端接高电平时，流入接地输入端的电流。有时也把VI=0时的输入电流叫输入短路电流IIS。 分别按图1-3、所示测量IIS，分析两种情况下测定的IIS值，你认为结果是否合理，为什么？ 高电平输入电流IIH的测定。 IIH是指输入端有一个接高电平，其余输入端接低电平时，流入该输入端的电流。 VCCVOHVCCVOL&V&V图1-1 VOH的测试电路 图1-2 VOL的测试电路 VCCVCC&IISmAVOIISmA&VO图1-3 IIS的测量电路 分别按图1-4、所示测量IIH，分析两种情况下测定的IIH值是否合理，为什么？ - 2 - VCCIIHmA&VO图1-4 IIH的测量电路 3.电压传输特性的测量 TTL与非门的电压传输特性的测试。 TTL与非门的电压传输特性测试电路图如图1-5所示，改变电位器W的中心抽头的位置，使输入电压VI按表1-1变化，用万用表测出每个VI对应的VO的大小，填入表1-1中，并在坐标纸上画出电压传输特性曲线。 VCCWVIV&VVO图1-5 电压传输特性测试电路 表1-1 TTL与非门的电压传输特性的测试 VI 0.0 0.2 0.4 0.6 0.8 0.9 1.0 1.1 1.2 1.3 1.5 2.0 2.5 3.0 3.5 VO CMOS门电路的电压传输特性的测试。 将集成芯片按图1-5接线，输入电压VI按表1-2的大小变化，测出对应的VO值的大小，填入表1-2中，并用坐标纸画出电压传输特性曲线。 表1-2 CMOS与非门的电压传输特性的测试 VI 0.0 0.5 1.0 1.4 1.7 2.0 2.3 2.4 2.5 2.6 2.7 2.8 3.0 4.0 5.0 VO 4.CMOS门电路平均传输时间的测量 用一片TC4011按图1-6接线，输入电压VI接学习机上的连续脉冲，选择合适的连- 3 - 续脉冲的频率，用双踪示波器观察并记录输入、输出相位差，计算每个门的平均传输延迟时间的tpd值。 V i&&&&V O图1-6 CMOS门电路平均传输时间测量电路 5.利用逻辑门控制输出 利用与非门控制输出。 用一片74LS00按图1-7接线，在X输入端输入连续脉冲，在S输入端分别加低电平“0”和高电平“1”时，用示波器分别观察输出端Y的波形，将结果填入表1-3中，讨论S对输出脉冲的控制作用。 表1-3 与非门控制输出 Y 输入X t0 X YY输出Y St 0Y输出Y 图1-7 与门控制输出 t 0 利用或非门控制输出。 用一片74LS02按图1-8接线，在X输入端输入连续脉冲时，在S输入端分别加低电平“0”和“1”时，用示波器分别观察输出端Y的波形，将结果填入表1-4中，讨论S对输出脉冲的控制作用。 表1-4 或非门控制输出 &输入X Y0ttXS³11Y输出Y 输出Y Y0图1-8 或非门控制输出 Yt 06.门电路的应用：半加器 如果不考虑进位，将两个一位二进制数相加，称为半加。实现半加运算的电路叫做半加器，它的真值表如表1-5所示，试用74LS00 - 4 - 实现半加和Sn电路，画出逻辑电路图。 表1-5 半加器真值表 An 0 0 1 1 Bn 0 1 0 1 Sn 0 1 1 0 五、实验报告要求及讨论 1.按各步骤要求填表并画逻辑图。 2.回答问题： 怎样判断门电路逻辑功能是否正常？ 与非门和或非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？ 异或门又称可控反相门，为什么？ CMOS门电路的多余输入端能否悬空，为什么？ 14Vcc131211109814Vcc1312111098&&1234&&GND567&&1234&&GND567图1-9 74LS00的外引脚图 图1-10 TC4011的外引脚图 14Vcc1312111098³11³111234³11³11GND567图1-11 74LS02的外引脚图 - 5 - 实验二 组合逻辑电路的设计与化简 一、实验目的 1.掌握组合逻辑电路的设计与化简方法； 2.掌握用基本集成芯片设计组合电路的方法。 二、实验器材 1.数字电路学习机 2.集成芯片 74LS00 TC4011 74LS10 74LS86 3.导线若干 1台 1片 1片 1片 1片 四2输入TTL与非门 四2输入CMOS与非门 三3输入TTL与非门 四2输入异或门 三、预习要求 1.了解实验所需集成芯片的引脚功能； 2.复习组合逻辑电路设计与化简的方法； 3.完成各实验内容中的原理电路图。 四、实验内容及步骤 1.用最少的2输入与非门实现下列逻辑函数，画出逻辑电路图，并用实验验证。 F1=m F2=ABC 2.设计一表决电路。 某三人参加会议，对某项提案进行表决，如果同意，就按下桌前的按钮，用逻辑“1”表示，如果不同意，就不按，用逻辑“0”表示。如果三人中有两人或两人以上同意，提案就通过，用逻辑“1”表示，否则就不通过，用逻辑“0”表示。试用74LS00、TC4011各一片实现上述功能。 3.设计一数据选择电路，要求为三选一，用74LS00、TC4011和74LS10各一片来实现。 4.利用74LS86设计四输入变量的奇偶校验电路，若输入“1”的个数为偶，则输出为“0”，否则为“1”。 - 6 - 14Vcc1312111098&&&GND3456712图2-1 74LS10的引脚图 图2-2 74LS86的引脚图 五、实验报告要求与讨论 1.根据题目要求，写出化简过程，画出设计逻辑电路图。 2.说明实验过程中出现故障的原因及排除方法。 3.思考题：有同学用完好的74LS12代替74LS10组装实验电路，发现无输出，试分析原因，74LS12引脚排列与74LS10相同。 - 7 - 实验三 译码器、数据选择器和加法器 一、实验目的 1.掌握中规模集成电路74LS138、74LS151和74LS283的逻辑功能及其测试方法； 2.掌握用中规模集成电路设计组合逻辑电路的方法。 二、实验器材 1.数字电路学习机 2.集成芯片 74LS138 74LS151 74LS283 74LS00 3.导线若干 1台 1片 1片 2片 2片 3线-8线译码器 8选1数据选择器 4位二进制超前进位全加器 四2输入TTL与非门 三、预习要求 1.了解74LS138、74LS151和74LS283的工作原理、引脚图、逻辑功能及使用方法； 2.复习用中规模集成电路设计组合逻辑电路的方法； 3.根据实验内容的要求画出原理电路图。 表3-1 74LS138功能表 输 入 使 能 选 择 输 出 G1 G2A G2B A B C Y0Y1Y2Y3Y4Y5Y6Y7X H X X X X H H H H H H H H X X H X X X H H H H H H H H L X X X X X H H H H H H H H H L L L L L L H H H H H H H H L L L L H H L H H H H H H H L L L H L H H L H H H H H H L L L H H H H H L H H H H H L L H L L H H H H L H H H H L L H L H H H H H H L H H H L L H H L H H H H H H L H H L L H H H H H H H H H H L 四、实验内容及步骤 1.译码器、数据选择器、加法器的逻辑功能测试 译码器功能测试。 - 8 - 本实验采用的中规模集成电路74LS138是一个3线-8线译码器。其功能表如表3-1所示，其引脚见图3-1，按表3-1逐项测试74LS138的逻辑功能。 数据选择器功能测试。 本实验采用的中规模集成电路74LS151是一个八选一数据选择器，其引脚图见图3-2所示，功能表如表3-2所示，按表3-2逐项测试74LS151的逻辑功能。 表3-2 74LS151功能表 输 入 输 出 选 择 选通 A B C × × × 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 S 1 0 0 0 0 0 0 0 0 Y W 0 1 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 图3-1 74LS138的引脚图 图3-2 74LS151的引脚图 图3-3 74LS283的引脚图 加法器的逻辑功能测试。 本实验采用的74LS283是四位超前进位全加器，A4A3A2A1和B4B3B2B1为两个四位二进制加数输入端，C0为低位进位输入，4321为和数输出，C4为总进位输出。其引脚图见图3-3。按表3-3所给的数进行测试，将结果填入表中。 表3-3 74LS283加法器逻辑功能测试 输 入 C0/C0 A4 A3 A2 A1 B4 B3 B2 B1 0 1 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 1 1 0 1 0 0 0 0 0 1 1 1 1 1 1 - 9 - 输 出 4/43/32/21/1 C4/C4 0/1 2.用译码器、数据选择器实现逻辑函数 用74LS138实现下列函数，必要时可附加一片74LS00。 F=m 用74LS151实现下列函数。 F=m(1，3，5，6，7) 3.设计BCD码加法器 用两片74LS283设计一BCD码加法器，必要时可附加2输入与非门。画出原理电路图，用实验验证，并记录实验结果。填入表3-4中，其中D13D12D11D10和D23D22D21D20为加法器的输入，D4为加法器的进位输出，D3D2D1D0为加法器的输出。 表3-4 BCD码加法器 D13D12D11D10 D23D22D21D20 D4D3D2D1D0 D13D12D11D10 D23D22D21D20 D4D3D2D1D0 000000 0 0 0 00011 0000111100 0011001100 0 1 0 1 0 1 0 1 0 1 000001 0 0 1 00011 0000111100 0011001100 0 1 0 1 0 1 0 1 0 1 五、实验报告要求与讨论 1.整理实验数据、图表并对实验结果进行分析讨论。 2.思考题：试设计一个四位二进制求补码的电路。 - 10 - 实验四 集成触发器 一、实验目的 1.熟悉基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能； 2.熟悉触发器逻辑功能相互转换的方法； 3.了解触发器脉冲工作特性。 二、实验器材 1.数字电路学习机 2.双踪示波器 3.集成芯片 74LS00 74LS74 74LS112 4.导线若干 1台 1台 1片 1片 1片 四2输入TTL与非门 双D触发器 双JK触发器 三、预习要求 1.了解实验所需集成芯片的引脚和功能； 2.复习触发器的逻辑功能及相互间转换的方法； 3.完成实验中要求的原理电路图的设计。 四、实验内容及步骤 ²集成芯片介绍² 74LS74为带异步置位和复位的上升沿触发的双D型TTL触发器，它的外引脚图见图4-1所示。 74LS112为带异步置位和复位的下降沿触发的双JK型TTL触发器，它的外引脚图见图4-2所示。 141312111092Q82Q16151413121110VCC9Vcc2CLR2D2CK2PR1CLR2CLR2CK2K2J2PR2Q74LS741CLR1D1CK1PR1Q1QGND74LS1121CK1K1J1PR1Q1Q2QGND123456712345678图4-1 74LS74的引脚图 图4-2 74LS112的外引脚图 1.基本RS触发器逻辑功能测试 用两个与非门接成如图4-3所示的基本RS触发器电路，按表4-1的顺序在Sd、 - 11 - Rd端加信号，观察并记录Q、Q的状态，将结果填入表中，并说明在各种输入状态下，触发器执行的是什么功能？ 当Sd、Rd都接低电平时，观察Q、Q端的状态，当Sd、Rd同时由低电平跳为高电平时，注意观察Q、Q的状态，重复几次，以正确理解“不定”状态的含义。 Sd、Rd接同一逻辑电平开关才能满足“同时”的要求。表4-1 基本RS触发器逻辑功能测试 QQ QQ 逻辑功能 Sd Rd 0 0 & &0 1 1 0 RSdd1 1 图4-3 基本RS触发器 2.集成D触发器的逻辑功能的测试 用学习机上的单次脉冲作CP脉冲加入74LS74 D触发器的CP端，观察并记录Q、Q的状态，填入表4-2中。 表4-2 D触发器的特性表 PR、CLR 0 1 1 0 CP × × D Qn Qn+1 Qn+1 × × 0 1 0或1 × 0 1 0 1 0 1 0 1 0 1 1 1 令Sd=Rd=1，将D和Q端相连，CP端加连续脉冲，用双踪示波器观察并记录Q和Q相对于CP的波形，记录于图4-4中。 - 12 - CPQQ图4-4 D触发器时序 3.集成JK触发器逻辑功能的测试 用学习机上的单次脉冲作CP脉冲加入74LS112 JK触发器的CP端，观察并记录Q、Q的状态，自行设计并填写JK触发器的特性表。 令Sd=Rd=1，J=K=1，CP端加连续脉冲，用双踪示波器观察并记录Q和Q相对于CP的波形，记录于图4-5中。 CPQQ图4-5 JK触发器时序 4.实现下列触发器逻辑功能的转换，写出转换过程，并画出电路图，用实验验证。 将D触发器转换成JK触发器。 将D触发器转换成T触发器。 将JK触发器转换成D触发器。 将JK触发器转换成T触发器。 五、实验报告要求及讨论 1.整理实验数据、图表并对实验结果进行分析讨论。 2.实验内容中各种触发器的转换过程及原理图必须明确表示出来。 3.总结各类触发器的特点。 - 13 - 实验五 时序逻辑电路分析、设计与测试 一、实验目的 1.进一步熟悉时序逻辑电路的分析方法； 2.掌握时序逻辑电路的测试方法； 3.熟悉脉冲型同步时序电路的设计与测试方法； 4.熟悉脉冲型异步时序电路的设计与测试方法。 二、实验器材 1.数字电路学习机 2.双踪示波器 3.万用表 4集成芯片 74LS112 74LS74 74LS20 74LS00 5.导线若干 1台 1台 1台 2片 2片 2片 2片 双JK触发器 双D触发器 双四输入TTL与非门 四2输入TTL与非门 三、预习要求 1.复习时序逻辑电路的分析、设计及测试方法； 2.了解常用集成芯片的功能。 四、实验内容及步骤 实验原理 1.时序逻辑电路的分析与测试 对时序逻辑电路的测试，可在CP端加入合适的脉冲信号，然后观察各单元部件之间的配合是否满足要求。例如，对图5-1所示3位二进制异步加法计数器的测试，可以采用以下几种方法： FF0Q0CPC1Q0FF1Q1C1Q1FF2Q2C1Q2图5-1 计数器的测试电路 用示波器观察波形。在计数器的CP端加入1KHz的脉冲信号，然后用示波器分别测试脉冲信号CP的波形及计数器的输出端Q0、Ql、Q2的波形。 用0-l显示器显示二进制数。在计数器的CP端加入1Hz的脉冲信号，然后用0-1显示器观察计数器的输出端Q0、Q1、Q2状态的变化。 (3)用数码管显示。在计数器的CP端加入1Hz的脉冲信号，将计数器的输出端接至字符译码器，译码器的输出接至数码管，由数码管可以显示计数器CP端输入脉冲的个- 14 - 数。 2.时序逻辑电路的设计 时序电路的设计，就是根据给定的逻辑关系，求出满足此逻辑关系的最简单的逻辑电路图。时序电路的设计一般按以下几个步骤进行： (1)分析给定的逻辑关系，确定输入变量和输出变量，建立状态表或状态图。 (2)状态化简，即合并重复状态，以得到最简单的状态图。 (3)状态分配，即状态编码，对每个状态指定一个二进制编码。 (4)确定触发器的个数和类型，求出输出方程、状态方程和驱动方程，并检查能否自启动，若不能，则需对电路方程进行修改。 (5)根据输出方程、状态方程和驱动方程画出逻辑图。 由于时序电路有同步时序电路和异步时序电路两种类型，在处理设计步骤的时候，对于异步时序逻辑电路，在把状态图转换成卡诺图进行化简时，除了可以把无效状态当作约束项处理外，对于某个触发器的次态来说没有时钟脉冲的电路状态也可以当作约束项处理，这样可以得到更简化的逻辑图。 当时序电路中存在无效状态时，必须考虑电路的自启动问题，即考虑那些无效状态能否在时钟脉冲作用下自动进入到工作循环中来。任何一个系统在工作过程中会不可避免地受到各种干扰，在受到外界干扰时，电路可能会进入无效状态。如果电路是自启动的，则经过若干时钟周期后，电路一定能自动回到工作循环中。若电路不能自启动，一旦进入某些无效状态，电路便无法恢复正常工作。 实验内容及步骤 1.时序逻辑电路的分析与测试 异步计数器 图5-2是一异步二进制加法计数器，按图接线，由CP端接连续脉冲，用示波器观察并记录CP、Q1、Q2、Q3、Q4的波形。 Q1JQQ2JQJQQ3JQQ4CPCKCKCKCKKRdKRdKRdKRd1图5-2 异步二进制加法计数器 同步计数器 图5-3是由4位JK触发器和两个与非门组成的同步十进制加法计数器，CP是输入计数脉冲，C是向高位进位的输出信号。按图接线，CP输入单次脉冲，Q1Q2Q3Q4接发光二极管，记录各触发器的状态。 - 15 - 图5-3 同步十进制加法计数器 注：JK触发器是单端输入，若图5-3是采用多输入端，应考虑加与非门。 将图5-3中的各触发器的初始状态置成1110，记录各触发器的输出状态，观察计数器能否正常工作，分析原因。 2.时序逻辑电路的设计 异步计数器的设计 利用集成电路芯片74LS112设计一个三位异步二进制减法计数器，画出逻辑电路图，用实验验证。 同步计数器的设计 利用集成电路芯片74LS112设计一个同步五进制加法计数器，画出设计电路图，用实验验证。 顺序脉冲发生器的设计 试用D触发器设计一个能自启动的环形计数器，电路的输出Q1Q2Q3Q4为一组顺序脉冲。试自行设计电路，完成电路的连接，测试电路的功能，必要时可附加与非门。 五、实验报告及讨论 1.画出实验内容要求的波形及记录表格。 2.总结时序逻辑电路的特点。 3.时序逻辑电路设计必须写出每步实验的设计步骤。 4.思考题：设计同步计数器时，怎样确定电路的状态编码？ ²集成芯片介绍² 集成芯片74LS20是双四输入TTL与非门，其引脚图见图5-4所示。 14Vcc1312111098&&GND1234567图5-4 74LS20的引脚图 - 16 - 实验六 集成计数器及寄存器 一、实验目的 1.熟悉集成计数器逻辑功能和各控制端作用； 2.掌握计数器使用方法。 二、实验器材 1.数字电路学习机 2.双踪示波器 3.集成芯片 74LS90 74LS00 4.导线若干 1台 1台 2片 1片 十进制计数器 四2输入TTL与非门 三、预习要求 1.复习集成计数器的工作原理； 2.了解74LS90的引脚和功能； 3.完成实验中原理电路图的设计。 四、实验内容及步骤 1.集成计数器74LS90功能测试 74LS90是二-五-十进制异步计数器。逻辑简图如图6-1所示。 QAQBQCQDR0&R0模二模五S9&S9AB图6-1 74LS90逻辑图 74LS90具有下述功能： ¤直接置0·R0=1），直接置9·S9=1）； ¤二进制计数； ¤五进制计数； ¤十进制计数、所示）。 按芯片引脚图分别测试上述功能，并填入表6-1、表6-2、表6-3中。 - 17 - CCQABQBQCQDCPBQAQBQCQD74LS90CPAR0(1)R0(2)S9(1)S9(2)74LS90AR0(1)R0(2)S9(1)S9(2)十进制 二-五混合进制 图6-2 十进制计数器 表6-1 功能测试表 R0R0S9S9 HHXXLLXHHXLXXLLXHXLXLX L H L X L X 输 出 QDQCQBQA 功 能 表6-2 二-五混合进制 表6-3 十进制 输 出 计输 出 计数 QA 数 QD QD QC QB QC QB QA 0 0 1 1 2 2 3 3 4 4 5 5 6 6 7 7 8 8 9 9 2.计数器级连 分别用2片74LS90计数器级连成二-五混合进制、十进制计数器。 画出连接电路图； - 18 - 按图接线，并将输出端接到数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。 画出四位十进制计数器连接图并总结多级计数级连规律。 3.任意进制计数器设计方法 采用脉冲反馈法，可用74LS90组成任意模计数器。采用复位法，即计数计到M异步清零；采用置位法，即计数计到M-1异步清零。当实现十以上进制的计数器时可将多片级连使用，输出为8421BCD码。 设计一个六十进制计数器并接线验证； 将输出接到LED显示器上验证； 记录上述实验各级同步波形。 五、实验报告及讨论 1.整理实验内容和各实验数据。 2.画出实验内容1、2所要求的电路图及波形图。 3.总结计数器使用特点。 - 19 - 实验七 脉冲产生与整形 一、实验目的 1.掌握555时基电路的结构和工作原理，学会对此芯片的正确使用； 2.学会分析和测试用555时基电路构成的多谐振荡器，单稳态触发器，R-S触发器等三种典型电路。 二、实验器材 1.数字电路学习机 2.双踪示波器 3.集成芯片 NE556双时基电路 二极管1N4148 电位器22K，1K 电阻、电容 扬声器 4.导线若干 1台 1台 1片 2只 2只 若干 1个 三、预习要求 1.复习555集成定时器的工作原理； 2.分析各实验电路的工作原理，画出待测各点的理论波形； 3.求出单稳态触发器电路的TW和f的理论值； 4.求出多谐振荡器电路的TW和f的理论值。 四、实验内容及步骤 表7-1 555时基电路功能 TH X >TR X R L OUT L DIS 导通 21VCC >VCC 33H L 导通 <21VCC >VCC 33H 原状态 原状态 <21VCC <VCC 33H H 关断 - 20 - 1.555时基电路功能测试 本实验所用的555时基电路芯片为NE556，同一芯片上集成了二个各自独立的555时基电路，图中各管脚的功能简述如下： TH高电平触发端：当TH端电平大于2/3VCC，输出端OUT呈低电平，DIS端导通。 TR低电平触发端：当TR端电平小于1/3VCC时，OUT端呈现高电平，DIS端关断。 R复位端：R=0，OUT端输出低电平，DIS端导通。 VC控制电压端：VC接不同的电压值可以改变TH、TR的触发电平值。 DIS放电端：其导通或关断为RC回路提供了放电或充电的通路。 OUT输出端。 芯片的功能如表7-1所示，引脚如图7-1所示，功能简图如图7-2所示。 按图7-3接线，可调电压取自电位器分压器。 按表7-1逐项测试其功能并记录。 RVCCDIS1TH1VC11234567141312VCCDIS2TH2VC2TRTH5K反向放大21A1&FF1VC5K 比较OUTR1OUT1NE556111098A2&100R2OUT25KDISTR1GND放电QSGNDTR2图7-1 时基电路556引脚图 图7-2 时基电路功能简图 2.555时基构成的多谐振荡器电路如图7-4所示。 按图接线。图中元件参数如下： R1=15K R2=5K C1=0.1F C2=0.01F 用示波器观察并测量OUT端波形的频率。和理论估算值比较，算出频率的相对误差值。 若将电阻值改为R1=15K，R2=10 K，电容C不变，上述的数据有何变化？ 根据上述电路的原理，充电回路的支路是R1R2C1，放电回路的支路是R2C1，将电路略作修改，增加一个电位器RW和两个引导二极管，构成图7-5所示的占空比可- 21 - 调的多谐振荡器。 +5VVCCVCRR1VOUTR2OUTDISNE555THGNDTRC2C1图7-3 测试接线图 图7-4 多谐振荡器电路 其占空比q为 q=R1R1+R2改变RW的位置，可调节q值。 合理选择元件参数，使电路的占空比q=0.5。 调试电路，测出所用元件的数值，估算电路的误差。 +5VVCCRRC2NE555OUTDISTRVOUTTHGNDC1VI图7-5 占空比可调的多谐振荡器电路 图7-6 单稳态触发器电路 3.555构成的单稳态触发器 实验如图7-6所示。 按图7-6接线，图中R=10K，C1=0.01F，VI是频率约为5KHZ左右的方波时，用双踪示波器观察OUT端相对于VI的波形，并测出输出脉冲的宽度TW。 调节VI的频率，分析并记录观察到的OUT端波形的变化。 若想使TW=11S，怎样调整电路？测出此时各有关的参数值。 - 22 - 4.555时基电路构成的R-S触发器 实验如图7-7所示。 +5V先令VC端悬空，调节R，S端的输入电平值，观察VO的状态在什么时刻由0变1，或由1变0？ 若要保持VO端的状态不变，用实验法测定R，VOUTRRTHVCCOUTNE555VCS端应在什么电平范围内？整理实验数据，列成真值表的形式。和R-S触发器比较，逻辑电平、功能等有何异同？ 若在VC端加直流电压VC-V并令VC-V分别为2V、4V时，测出此时VO状态保持和切换时R、S端应加 RPSTRGND图7-7 R-S触发器电路 的电压值是多少？试用实验法测定。 5.用556定时器构成施密特触发器。 自己选择元件参数，画好电路图，并根据电路图接好电路。 输入1kHz的正弦电压，对应画出输入电压和输出电压的波形。然后将电压控制端外接1.55V的可调电压，观察输出脉冲宽度的变化情况。 将输入改为1M1z的锯齿波电压，重复步骤，归纳影响输出波形的因素。 6.用两片556设计一个救护车音响电路，参考电路如图7-8所示。用示波器观察两片556的输出波形，同时试听扬声器声响。 7.时基电路使用说明 556定时器的电源电压范围较宽，可在+5+16V范围内使用。 电路的输出有缓冲器，因而有较强的带负载能力，双极性定时器最大的罐电流和拉电流都在200mA左右，因而可直接推动TTL或CMOS电路中的各种电路，包括能直接推动蜂鸣器等器件。 本实验所使用的电源电压VCC=+5V。 图7-8 救护车音响电路 - 23 - 五、实验报告及讨论 1.按实验内容各步要求整理实验数据。 2.画出实验内容3中的相应波形图。 3.总结时基电路基本电路及使用方法。 - 24 - 实验八 D/A、A/D转换 一、实验目的 掌握D/A与A/D转换的工作原理和典型DAC、ADC的使用方法。 二、实验器材 1.数字电路学习机 2.MF-10型万用表 3.集成芯片 DAC0832 ADC0809 LM324 4.电位器 5.导线若干 1台 1台 1片 1片 1片 1只 8位D/A转换器 8位A/D转换器 通用运算放大器 三、预习要求 1.复习D/A和A/D转换的工作原理，了解DAC0832和ADC0809的工作原理和使用方法； 2.计算出实验表格中的转换理论值并填入表中。 四、实验内容及步骤 1.D/A转换 DAC0832是一个8位的CMOS集成电路D/A转换器，其内部电路结构如图8-1所示。它由8位输入寄存器、8位DAC寄存器、8位D/A转换器及逻辑控制单元等功能部件所组成。其中8位D/A转换器是核心部件，它的内部采用了256级的倒T型R-2R电阻译码网络，由CMOS电流开关电路控制基准电压UREF提供给电阻网络的电流来进行D/A转换，因此转换速度较快。两级寄存器也可以进一步提高D/A转换的速度，因此当DAC寄存器在进行输出时，8位输入寄存器可以接收新的数据。 DAC0832的各引脚功能如下： CS1脚，片选端，低电平有效。 WR12脚，写输入端1，低电平有效。它与CS和ILE信号一起共同用来选通输入寄存器。 AGND3脚，模拟地。 D0D37、6、5、4脚，低4位数据输入端。 D4D716、15、14、13脚，高4位数据输入端。 UREF8脚，基准电压输入端，电压范围为±10V。 RF9脚，反馈电阻端，它的内部电阻RF与R-2R梯型网络匹配，可以作为外部运算放大器的反馈电阻。 DGND10脚，数字地。 - 25 - I0211脚，D/A转换器的电流的输出端，其输出电流为I02，接运算放大器的同相端。 I0112脚，D/A转换器的电流的输出端，其输出电流为I01，接运算放大器的反相端。 XFER17脚，信号传送控制端，低电平有效。它与WR2一起用来选通DAC寄存器，将输入寄存器的数据传送到DAC寄存器。 WR218脚，写输入端2，低电平有效。 ILE19脚，输入寄存器信号允许端，高电平有效，它与CS、WR1一起共同用来选通寄存器。 VCC20脚，电源端，+5V+15V。 将DAC0832按图8-2所示接线。 图8-1 DAC0832功能框图及引脚 本实验中，为操作方便，将ILE固定接高电平，CS和XFER固定接低电平，WR1和WR2连接起来，这样，只需WR1和WR2端加上一个单次脉冲，即可一步完成数字量的输入锁存和D/A转换输出。由于DAC0832为电流输出，故后面加运放将电流输出转换为电压输出。 将输入数字量置为FFH，即全“1”状态，在WR1和WR2端输入单次负脉冲，调整Rf，使输出模拟电压VO=5V。然后按表8-1输入数字量，进行D/A转换实验，将结果填-