基于verilog的数字秒表的设计实现.docx
基于verilog的数字秒表的设计实现HDL语言应用与设计 实验报告 基于Verilog HDL数字秒表的设计 班级： 信科13-01班 姓名： 张谊坤 学号： 08133367 教师： 王冠军 基于Verilog HDL数字秒表的设计 一、 秒表功能 1. 计时范围：00:00:0059:59:99 2. 显示工作方式：八位数码管显示 3具有暂停和清零的功能 二、实验原理 1实验设计原理 秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应；另外两个为间隔符，显示-。8个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。 可定义一个24位二进制的寄存器hour用于存放8个计数器的输出，寄存器从高位到低位每连续4位为一组，分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时钟端clk，百分之一秒模块为100进制的计数器，当计数到“1001”时，百分之一秒模块清零，同时十分之一秒模块加1；十分之一秒模块也为100进制的计数器，当计数到“1001”时，十分之一秒模块清零，同时秒模块加1；以此类推。直到分模块计数到59进59。 秒表计数单位与对应输出信号 hour3:0 hour7:4 hour11:8 Hour15:12 Hour19:16 hour23:20 为了消除按键消抖问题，定义寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换标志，key-inner0出现一个下降沿时，key-flag取反一次，当key-flag为0时计数器启动，1时计数器暂停，当key-flag为1同时key-inner1为9时，计数器清零。 定义18位寄存器count用于存放分频和扫描用的计数值。50MHZ的时钟信号500000分频，得到100HZ的时钟信号，而计数器以50MHZ的时钟信号218分频扫描8个七段译码器。 百分之一秒 十分之一秒 秒 十秒 分 十分 2. 实验原理框图 秒表设计原理框图50MHZ 分频 100HZ 计数 Reg1:0 扫描 显示 三、实验过程 1、秒表总程序： module dapeng(clk_50M,dig,seg,ena,key); input1:0key; input clk_50M; /输入频率为50MHZ的时钟 output2:0dig; /数码管位选 output7:0seg; /数码管段选 output ena;/3-8译码器使能 reg2:0dig,count3b; reg7:0seg; reg3:0disp_dat; /定义显示数据寄存器 reg18:0count; /定义计数寄存器 reg23:0hour; /定义现在时刻寄存器 reg clk100; /50MHZ的时钟信号500000分频，得到100HZ的时钟信号 reg key_flag;/启动/暂停的切换标志 reg1:0key_inner; assign ena=0; /按键输入缓存 always(posedge count16) begin key_inner<=key; end always(negedge key_inner0) begin key_flag=key_flag; end /0.01秒信号产生部分，产生100HZ的时钟信号 always(posedge clk_50M) begin if(count=249999) begin clk100<=clk100; count<=0; end else count<=count+1'b1; end /数码管动态扫描显示部分 always(posedge count10) begin count3b=count3b+1; case(count3b) 3'd7:disp_dat=hour3:0; 3'd6:disp_dat=hour7:4; 3'd5:disp_dat=4'ha; 3'd4:disp_dat=hour11:8; 3'd3:disp_dat=hour15:12; 3'd2:disp_dat=4'ha; 3'd1:disp_dat=hour19:16; 3'd0:disp_dat=hour23:20; default:disp_dat=4'bxxxx; endcase dig=count3b; end always(disp_dat) begin case(disp_dat) 4'h0:seg=8'h3f; 4'h1:seg=8'h06; 4'h2:seg=8'h5b; 4'h3:seg=8'h4f; 4'h4:seg=8'h66; 4'h5:seg=8'h6d; 4'h6:seg=8'h7d; 4'h7:seg=8'h07; 4'h8:seg=8'h7f; 4'h9:seg=8'h6f; 4'ha:seg=8'h40; default:seg=8'bxxxxxxxx; endcase end /计时处理部分 always(posedge clk100)/计时处理 begin if(!key_inner1&&key_flag=1) /判断是否复位键 begin hour=24'h0; end else if(!key_flag) begin hour3:0=hour3:0+1; if(hour3:0=4'ha) begin hour3:0=4'h0; hour7:4=hour7:4+1; if(hour7:4=4'ha) begin hour7:4=4'h0; hour11:8=hour11:8+1; if(hour11:8=4'ha) begin hour11:8=4'h0; hour15:12=hour15:12+1; if(hour15:12=4'h6) begin hour15:12=4'h0; hour19:16=hour19:16+1; if(hour19:16=4'ha) begin hour19:16=4'h0; hour23:20=hour23:20+1; end if(hour23:20=4'h6) hour23:20=4'h0; end end end end end end endmodule 2.编译调试 编译后结果如下： 编译正确，接下来进行硬件测试。 3硬件实现 根据如下各表绑定硬件引脚： 50MHZ晶振与FPGA管脚配置表 信号名称 50MHZ 对应FPGA管脚名称 Pin_L1 功能说明 50MHZ Clock input 八位七段数码管接口与FPGA管脚配置表 信号名称 Seg0 Seg1 Seg2 Seg3 Seg4 Seg5 Seg6 Seg7 SEL0 SEL1 SEL2 FPGA I/O名称 Pin_M6 Pin_M5 Pin_L8 Pin_J4 Pin_H6 Pin_H5 Pin_H4 Pin_H3 Pin_N6 Pin_N4 Pin_N3 核心板接口管脚号 JP1_28 JP1_27 JP1_26 JP1_25 JP1_24 JP1_23 JP1_22 JP1_20 JP1_31 JP1_30 JP1_29 7-Seg COM port setcle 功能说明 7-Seg display “a” 7-Seg display “b” 7-Seg display “c” 7-Seg display “d” 7-Seg display “e” 7-Seg display “f” 7-Seg display “g” 7-Seg display “dp” 按键开关模块接口与FPGA管脚配置表 信号名称 S0 S1 S2 S3 S4 S5 S6 S7 FPGA I/O名称 Pin_Y18 Pin_Y19 Pin_Y20 Pin_W20 Pin_Y17 Pin_V15 Pin_V14 Pin_U15 核心板接口管脚号 JP2_49 JP2_47 JP2_45 JP2_43 JP2_50 JP2_48 JP2_46 JP2_44 功能说明 S1 Switch S2 Switch S3 Switch S4 Switch S5 Switch S6 Switch S7 Switch S8 Switch 引脚绑定后如下如图所示：绑定完成后编译，无错误后下载测试：硬件测试结果： 数码管显示格式为：00-00-00，计时进行， Run/stop和Reset功能键由FPGA板子上的开关栏的key0和key1代替,按一下key0键，数码管上的时间停止计时，然后按下key1键，数码管上时间清零复位为00-00-00；接着再按一下key0键，数码管重新开始计时。 四、实验感悟 经过这次的实验，让我们对Verilog HDL语言掌握程度加深了，对QuartusII这个软件的使用也相对开始来说更加熟悉，经过实验，对课上的知识有了进一步的熟悉。 当然，试验期间也存在许多问题，刚开始写程序时常因Verilog HDL语言的不熟悉，常出现综合错误的问题，有时程序虽然编译没有错误，但下到板子上时，却显示有误，还需要经过多次的调试。总的来说，只要仔细检查、并经常使用该语言后，就会在很大程度上避免诸如语法错误等非逻辑问题。在定义寄存器用于计数功能时，最好先赋初值。对于复杂的逻辑功能的电路实现，可以采用分模块的方法，以便检查程序的正误，而对于功能较简单的电路设计，只需要一个模块，从而避免在模块间连接时出现错误。对于需要存放的比较大数据，最好直接采用整型，而不用定义寄存器，从而避免数据溢出。通过此次的实验，我们还认识到：写程序时应该养成良好的书写习惯，如在关键处加备注；定义变量、工程名、文件名时应用能“望词生义”的效果；嵌套程序应对齐书写等。
