同步清零与异步清零.docx

同步清零与异步清零资料 ：如何理解数码寄存器和锁存器在时序电路中的作用？ ：数码寄存器结构，时序电路信号分类，集成电路输出方式等。 ：数码是最简单的时序电路，其主要作用是并行寄存数据。掌握寄存器的输入控制方式，了解寄存器的输出方式是应用数字寄存器的关键。 ：图1是74LS451中规模集成并行数码寄存器。数码寄存器的输入信号可分成三种： 锁存使能控制端，如图1中的LE。只有当锁存使能信号有效时，寄存器才能锁存输入数据(d3d2d1d0)，寄存器状态得到更新。时钟信号经常作为锁存使能端的输入，以便协调时序电路的工作。 控制输入端，它的作用可同时影响寄存器的多个输出，如图1中的CR。有些控制输入端需要与锁存使能输入端配合才能生效，称这种控制为同步控制。例1的清零属于异步控制。 数据输入端，如图1的。 在微控制器单元中，寄存器是十分重要的资源。寄存器的主要作用是快速寄存算术逻辑运算单元运算过程中的数据。熟悉和了解MCU的寄存器是掌握MCU应用的关键。MCU内部寄存器的位数通常与MCU的总线宽度相同，如普通51系列单片机的寄存器宽度是8位，嵌入式控制器和DSP处理器的寄存器宽度通常是32位或48位。 当寄存器应用在MCU单元的外部时，由独立的一片中规模集成电路组成，通常称之为锁存器。常用的8位锁存器有74LS373，74LS374，74LS377，74LS573等。 应用锁存器时了解锁存器的锁存使能输入端的有效方式，控制输入端的控制方式和输出端的输出形式十分重要。 锁存使能输入控制方式有：低电平有效，高电平有效，时钟上升沿有效，时钟下降沿有效。 控制输入端有：异步清零，异步置数，同步清零，同步置数。 输出形式：普通TTL输出，OC输出，三态输出。 例1，74LS373的结构如图2所示，试分析其输入控制方式和输出方式。 观察74LS373逻辑电路图，配合74LS373提供的数据手册可知74LS373是高电平触发、低电平输出全能控制、输出具有三态功能的8位锁存器。 图3是应用74LS373中写入数据、控制8个LED指示灯状态的一个电路图。 需要改变指示灯状态的时序过程： 准备输入数据LED6亮时，令 LE控制输入置高电平，即令 LE控制输入置低电平，使锁存器处在保持状态。； 正常情况只要锁存使能输入无效，即使输入数据变化，输出指示灯的状态也不会变化。但是，当受到干扰时，出现时，正在变化的输入会被锁存入寄存器，使输指示灯的状态混乱。图3电路的抗干扰能力不强。 图4在锁存器的锁存使能控制端增加了一个条件，当写信号 和地址信号改变，从而增加电路的抗干扰能力。同时有效时，锁存器才能锁存输入数据。这样即使信号受干扰，只要此时没有写信号，锁存器状态就不会：如何理解同步清零和异步清零的区别？ ：中规模集成计数器的功能表阅读、反馈清零法和反馈置数法的应用等。 ：中规模集成计数器的模通常是10或16，当要实现比集成计数器模小的计数器时，必须使用清零或置数端，应用的关键区分清零和置数是同步还是异步。 ：例1表1是单片集成计数器74LS161的功能表，图1是由单片集成计数器74LS161构成的计数器，试分析其逻辑功能。 解由图1可知，集成计数器控制端功能。但清零端反馈清零法改变计数顺序。 ，置数端，而是受状态(q2)、(q1)和(q0)的控制，目的应用，该设计应用了集成计数器功能表中的四位二进制计数 当制的同步或异步特性决定。 时，清零控制端有效，此时能否立即实现清零将由清零控 异步控制不需要时钟有效沿的配合，只要控制端满足条件就能实现控制功能。同步控制当控制端满足条件后，还需要等待时钟有效沿，且时序不能颠倒，只能这样才能实现控制功能。 由表1可知，74LS161的清零控制与时钟无关，属于异步控制。当时，清零控制端有效，立即实现清零功能，个短暂的过渡状态。图1的状态转移图如图2所示。 例2图3是由单片集成计数器74LS161构成的时序电路，试分析其逻辑功能。仅是一解 由图3可知，集成计数器控制端，清零端 ，该设计应用了集成计数器功能表中的四位二进制计数功能。但置数端，而是受状态(q3)、(q2)、(q1)和 (q0)的控制，目的应用反馈置数法改变计数顺序。 由表1可知，74LS161的置数控制需要时钟有效边沿配合，属于同步控制。当时，置数控制端有效，但必须等待时钟边沿到达后才能实现置数功能，故状态不会立即被置数输入端替换，而会保持一个时钟脉冲的宽度，且在此间5。，一直有效，当下一个时钟有效沿到来时实现同步置数，。同步置数过程如图4所示。 由此可得完整状态转换图如图 ：如何实现集成计数器的级联？ ：中规模集成计数器的功能表阅读，反馈清零应用，计数器级联等。 ：当被设计计数器的容量大于单片中规模集成计数器的模时，必须通过多片级联方式实现。片间级联方式有同步级联和异步级联两种。图1(a)各级计数器的时钟脉冲相同，称这种级联方式为同步级联。同步级联要求中规模集成计数器具有同步保持功能。图1(b)各级计数器的时钟脉冲不同，当前级时钟由前级计数器状态决定，称这种级联方式为异步级联。 设第i级由单片集成计数器构成的计数器模为(mi)，则多片级联后的计数器容量等于。 大容量计数器的设计可以分成两步：第一步是应用反馈清零或反馈置数法设计第级模为(mi)的计数器，第二步是完成片间级联信号的设计。 ： 例应用中规模集成计数器74LS163设计一个8421BCD编码的60进制计数器。 解 按设计要求，60进制计数器应该分解成二级实现，且进制计数器，十位的6进制计数器采用反馈清零法实现。 。本例采用反馈置数法实现个位10 十位和个位各用一片集成计数器实现，但十位的计数状态必须受个位的控制。只有当个位计数溢出时，十位才计一次数。由于74LS163具有同步保持功能，因此片间级联可以采用同步级联方式，当然也可以采用异步级联方式。 1片间同步级联法 通过个位状态(q3q2q1q0)控制十位的同步保持控制端，并令。这样，当个位计数至9，十位，计数功能有效，当下一个时钟有效沿到来后就可实现一次计数。产生十位同步控制端的过程如图2。 高位采用反馈清零法实现。若只考虑设计一个6进制8421BCD编码的6进制计数器，当状态等于5时就需准备好同步清零脉冲。但当设计8421BCD编码的60进制计数器时，最大输出是59，必须当十位等于5、同时个位等于9时，十位的同步清零端才允许有效，为下一次同步清零作好准备，故。8421BCD编码的60进制同步级联计数器如图3(a)。 2片间异步级联法 采用片间异步级联时，当个位计数溢出时为十位提供一个有效时钟边沿。由于74LS163是工作在时钟上升沿，为保证个位由9变0时，产生该上升沿，高位时钟有效沿的过程如图4。 ，产生十位时钟 高位设计与同步级联相同，完整逻辑图如图3(b)。 ：如何阅读集成计数器的功能表？ ：中规模集成计数器的功能表，计数，清零，置数等。 ：中规模集成计数器的主要功能有计数、置数、清零和保持。计数又可分为加法和减法两种，编码方式主要有8421BCD编码的10进制计数器和四位二进制计数器两种。应用集成计数时特别要注意区分清零和置数是异步控制还是同步控制。 ：中规模集成计数器的逻辑功能可以用电路框图、逻辑功能表或时序图等描述，应用集成计数器必须学会阅读功能表。 例，图1是集成计数器74LS163的电路框图，其逻辑功能如表1所示，且。 表1中的第一行实现清零功能。清零条件是清零控制端有效，即控制有效，输出状态立即变成0000。 表1中的第二行实现置数功能。置数条件是：清零控制端无效，置数控制端有效，即；时钟脉冲上升沿触发。由于置数需要时钟有效沿配合，故是同步置数，当置数条件全部满足时控制端必须先有效，等待时钟有效沿到达时实现置数功能，两者时序不能颠倒。 。实现同步置数时，同步 表1中的第三行实现计数功能。从左至右，4位二进制计数功能需要满足的条件是：置数和清零端均无效(由于清零和置数是低电平有效，无效时；时钟脉冲上升沿触发。)；同步计数端有效， 表1中的第四、五行实现同步保持功能。置数和清零端均无效时，同时计数控制端无效时，即或时钟有效沿到来，触发器状态仍保持不变，实现同步保持功能。 ：应用中规模集成计数器设计一般时序电路的方法？ ，即使：中规模集成计数器的应用，状态变量的确定，状态真值表，状态转移图，时序电路设计的一般方法等。 ：需要具备记忆功能的数字电路必须是时序电路。时序电路也称为状态机电路。设计时序电路必须确定电路的外部输入和外部输出，其中最关键的是确定电路可能存在的各种状态。 如果状态转移图中状态连续变化，或者转换过程不受外部输入的控制，应用中规模集成计数器为核心设计时序电路完整设计流程是： 确定时序电路的状态数和状态转移图，确定电路的外部输出； 设总状态数是M，应用中规模集成计数器设计一个状态连续变化的M进制计数器； 对计数器的状态变量进行译码得到外部输出，设计框图如图1所示。 如果时序电路有外部输入变量，状态之间的转换关系比较复杂、受外部输入控制，应用中规模集成计数器为核心的设计时序电路的流程是： 确定电路的外部输入和外部输出； 确定电路的所有原始状态，并确定各状态随着外部输入变化时状态之间的转换关系，得到原始状态转移图； 简化原始状态转移图； 确定状态分配方法，决定中规模集成计数器的个数； 利用置数和计数交替法确定中规模集成计数器的置数控制端和置数输入端，列出状态真值表 通过卡诺图法简化，得到集成计数器的置数控制端方程和置数输入端方程；画出完整的逻辑电路图。 ： 例1 已知中规模集成计数器74LS161的电路框图如，功能表如表1所示。试用74LS161设计一个1100110001序列脉冲发生器。 解 1100110001序列共有十个状态，利用中规模集成计数器设计一个十进制计数器，然后对计数器的状态变量译码，产生1100110001序列。设十进制计数器的状态转换图如图2。 利用反馈清零法设计该状态转换图，十进制计数器电路如图3。 设计输出序列信号为Z，Z由中规模集成计数器的状态变量译码得到，十个状态与序列信号“1100110001”相对应，故译码部分的卡诺图如图4。 简化得： 1100110001序列脉冲发生器的完整逻辑电路图如图5所示： 例2，应用中规模集成计数器74LS161设计110序列检测电路。 解序列信号检测电路通过时钟有效边沿检测输入信号的电平状态。 确定电路的外部输入和外部输出； 对于110序列检测电路，连续三个时钟边沿检测到输入信号的状态分别是1、1、0时，输出一个电平信号。设110序列脉冲检测电路的外部输入是X，输出信号是Z，时钟信号是CP，时钟有效状态是下降沿。 确定电路的原始状态和原始状态转换图 110序列检测电路可能存在的状态是： 初始状态S0：时钟有效沿时，输入信号是低电平； 状态S1：时钟有效沿检测到输入信号是高电平； 状态S2：连续两个时钟有效沿检测到输入信号是高电平； 状态S3：前两个时钟有效沿检测到输入信号是高电平，第三个时钟有效沿检测到低电平，此时检测到110序列。 根据状态定义可得到原始状态图如图6(a)所示。 图6 简化原始状态转移图； 图1原始状态状态转换图中， 显然S3状态与S0状态等效，状态S3可以简化掉，原始状态图可简化成图6。 得到数字化状态转移图 三个状态至少需要二只触发器。二只触发器共有四个状态，分别是00，01，10和11。将四个状态分配给S0、S1、S2，共有种组合。针对不同的状态分配，设计结果的简单与复杂程序会略有区别，其中存在一个最优算法。本例，仅简单按自然顺序给予分配，设S0=00，S1=01，S2=10，两只触发器的状态分别是(q1)，(q0)，数字化后的状态转换图如图7所示。 图7 110序列检测电路只有3个状态变量，只需要二只触发器，一只集成计数器74LS161已足够。 将状态转移图转换成状态真值表 首先按规范形式列出真值表的输入部分，然后根据状态转换图，逐行填入次态值和外部输出值，并决定是计数还是置数，若是置数，还需要确定置数输入值。完整状态真值表如表2所示。 其中，状态11并没有在状态转换图中出现，属于无关项输入，输出可填任意状态“X”，设计完毕后必须检测自启动。 计算集成计数器的置数控制端方程和置数输入端方程； 用卡诺图法法简化后可得：， ， ，当时，次态 ；当次态 完整的逻辑电路图如图8所示。时，电路能够自启动。，：触发器构成的同步时序电路的一般分析方法 ：触发器应用，状态真值表，状态转移图和同步时序电路的一般分析方法等。 ：同步时序电路分析的目的就是要了解各状态之间的转换关系。同步时序电路中所有触发器在同一时钟有效沿触发，简单同步时序电路的分析有很强的规律性，分析过程为： 写出各触发器的驱动方程和电路的输出方程； 列状态真值表，状态真值表的输入包括外部输入和状态输入，输出包括状态输出和外部输出，列出状态真值表的输入组合必须保证完整。例，若有N个外部输入和M个状态变量，则输入组合是M+N个。 根据触发器的驱动方程和电路的输出方程，求出每个组合的的状态输出和电路输出。 将状态真值表转换成状态转移图； 由状态转移图总结时序电路的逻辑功能。 ： 例1已知某时序电路如图1所示，试分析其逻辑功能。 解图1电路是一个以触发器为核心的时序逻辑电路，各触发器的CP脉冲的有效沿相同，属于同步时序逻辑电路，可以应用上述方法进行分析。 触发器的驱动方程和电路的输出方程 FF2： FF1： FF0： 注意分析过程只需列出触发器的驱动方程，并不需要将触发器的驱动方程代入触发器的特征方程求出其次态方程，这样反而会降低计算效率。例，对JK触发器而言，若现态是驱动端是，根据JK触发器的功能表可知时输出翻转，故，。若应用次态方程计算，则计算公式是)，计算更加复杂。 列状态真值表 状态真值表较为规范的列写是输入部分按时钟有效沿、外部输入、状态输入的顺序排列，输出部分按次态输出、外部输出的顺序排列。本例有一个外部输入、三个状态输入，三个状态输出，一个外部输出，其规范的状态真值表如表1所示。 其中，现态输入(q2q1q0)有时也写成 根据触发器的驱动方程和电路的输出方程填写状态输出和电路输出； 。 例，当输入组合程得，时钟有效沿有效时，由驱动方程和输出方，根据JK触发器的功能可得次态输出是。 又，当输入组合时，由驱动方程和输出方程得，根据JK触发器的功能可得次态输出是。 对十六个输入组合分别计算，得到完整的状态真值表如表2所示。 状态真值表转换成状态转移图 将状态真值表转换成状态转移图时，可从状态0出发，依次寻找其下一个次态。若一个循环没有穷尽所有状态，则开始新一个循环，并选择一个新的状态，依次寻找新状态的下一个次态。 外部输入X=1时的状态转移图如图2。 外部输入X=0时的状态转移图如图3所示。 由状态转移图得出时序电路的逻辑功能 状态转移图可以最直观地反映时序电路的逻辑功能。 外部输入X=1时有两个循环。100、110、010、011、001、101六个状态构成特殊编码的六进制计数器。状态000、111构成第二个循环，若主循环是第一个循环，则电路一旦进入状态000或111就不能回到主循环，电路不能自启动。 外部输入X=0时有两个循环。100、101、001、011、010、110六个状态构成另一种特殊编码的六进制计数器。状态000、111构成第二个循环，若主循环是第一个循环，则电路一旦进入状态000或111也不能回到主循环，电路不能自启动。 ：应用触发器设计同步时序电路的一般方法 ：触发器的应用，状态变量的确定，状态真值表，状态转移图，同步时序电路设计的一般方法等。 ：设计时序电路必须确定电路的外部输入和外部输出，其中最关键的是确定电路可能存在的各种状态。 例，设计一个投币式自动售货机，第一种情况是允许输入一元和五角硬币，商品的价格是二元。首先可以确定该电路是一个时序电路，因为它必须记住输入的硬币值。其次，电路状态可能是处于零元，五角、一元和一元五角共4种状态之一。外部输出有两个，一个是是否送出商品，另一个是否找零。 如果允许投入一角、五角和一元三种硬币，则电路的状态可能是零元，一角、二角，一元九角，共20个状态，找零输出也更加复杂。 按照时钟触发方式不同，时序电路可分成同步时序电路和异步时序电路两种。异步时序电路虽然可以增加设计灵活性，但由于其设计过程规律性不强，尤其会产生过渡状态，没有特别要求，建议尽量设计成同步电路，本节也只考虑同步时序电路的设计。 当确定时序电路的状态、外部输入和输出之后，同步时序的设计可按一定规则进行。以触发器为核心的同步时序电路完整设计流程是： 确定电路的外部输入和外部输出； 确定电路的所有原始状态，并确定各状态随着外部输入变化时状态之间的转换关系，得到原始状态转移图； 简化原始状态转移图； 确定状态分配方法，决定触发器的个数和类型，得到数字化状态转移图； 将状态转移图转换成状态真值表； 计算各触发器的驱动方程和外部输出方程，检查自启动； 画出完整的逻辑电路图。 ： 例1试用触发器设计一个110序列检测电路。 解序列信号检测电路通过时钟有效边沿检测输入信号的电平状态，按上述方法设计同步时序电路。 确定电路的外部输入和外部输出； 对于110序列检测电路，连续三个时钟边沿检测到输入信号的状态分别是1、1、0时，输出一个电平信号。设110序列脉冲检测电路的外部输入是X，输出信号是Z，时钟信号是CP，时钟有效状态是下降沿。 确定电路的原始状态和原始状态转换图 110序列检测电路可能存在的状态是： 初始状态S0：时钟有效沿时，检测到的输入信号低电平； 初始状态S0：时钟有效沿时，检测到的输入信号低电平； 初始状态S0：时钟有效沿时，检测到的输入信号低电平； 状态S3：前两个时钟有效沿检测到输入信号是高电平，第三个时钟有效沿检测到低电平，此时检测到110序列。 根据状态定义可得到原始状态图如图1(a)所示。 图1 简化原始状态转移图； 图1原始状态状态转换图中， 显然S3状态与S0状态等效，状态S3可以简化掉，原始状态图可简化成图1。 得到数字化状态转移图 三个状态至少需要二只触发器。二只触发器共有四个状态，分别是00，01，10和11。将四个状态分配给S0、S1、S2，共有种组合。针对不同的状态分配，设计结果的简单与复杂程序会略有区别，其中存在一个最优算法。本例，仅简单按自然顺序给予分配，设S0=00，S1=01，S2=10，两只触发器的状态分别是(q1)，(q0)，数字化后的状态转换图如所示。 图2 由于不同类型触发器可以相互转换，触发器类型的选择没有特殊要求，但一般会选择边沿触发器。本例假定选择JK型触发器。 将状态转移图转换成状态真值表 首先按规范形式列出真值表的输入部分，然后根据状态转换图，逐行填入次态值和外部输出值，完整状态真值表如表1所示。 其中，状态11并没有在状态转换图中出现，属于无关项输入，输出可填任意状态“X”，设计完毕后必须检测自启动。 计算各触发器的驱动方程和外部输出方程，检查自启动； 如果要求用JK触发器设计，则必须计算FF0和FF1的驱动端方程。由状态真值表可得到各触发器的次态方程，而两只JK触发器的特征方程是。因此，可以通过对得到和和，的比对得到的比。但是必须注意，由于JK触发器的特征方程中必须有现态的原变量(q)和反变量(qfei)，在对状态真值表进行逻辑简化求次态输出时，必须保留与本次态对应的现态原变量和反变量。 由表得(q1nplus1)，(q0nplus1)和输出 的卡诺图如图3。 计算(q1nplus1)时必须对(q1)部分和(q1fei)部分分别简化。FF0的简化过程与FF1相同，故卡诺图的合并过程如图3所示，并由此可得： ，对比JK触发器特征方程得 ，对比JK触发器特征方程得 自启动检查。当进入有效循环；当时，次态时，次态也进入有效循环，电路能够自启动。 画出完整的逻辑电路图 根据各触发器的驱动方程和输出方程得完整逻辑电路图如图4所示。 ，：如何理解时序电路图中的自启动？ ：状态转移图，时序电路自启动的解决方法，时序电路的设计等。 ：从状态真值出发，分析时序电路的自启动。一种方法是通过异步或同步清零、置数等方法将时序电路的初始状态强制置入主循环之中，另一种方法是将各无效状态强制转移到主循环中的某个状态。 ：分析时序电路的目的是确定状态和状态之间的转换关系。若时序电路由N只触发器构成，则总共存在(2squn)个状态。实际应用中有效状态循环中的状态数一般小于总状态数。例，由四只FF构成的8421BCD编码的十进制加法计数，其有效状态数只有10个，状态转换图如图1。 四只FF构成的时序电路共有16个状态，另六个状态1010,1011,1100,1101,1110,1111不包括在主循环之中，是无效状态。 不作特别处理时，电路启动后四只FF的初始状态是不确定的或随机的，上电瞬间万一进入无效状态，电路能否最终进入主循环呢？这就是时序电路的自启动问题。如能进入主循环，进入主循环至少需要多少个时钟脉冲呢？ 假定上述计数器的完整状态转移图如图2。 此时，如果电路上电瞬间进入状态1100，则需要4个时钟脉冲才能进入主循环。若上电瞬间进入状态0000或1111，则不能进入主循环，即不能自启动。 按图2所示状态转换图设计的十进制计数器，不能自启动的概率是2/16。 解决自启动的方法主要有二种，一种是设计时序电路时，考虑电路的所有状态，将无效状态强制转移至主循环之中，另一种是利用触发器的异步清零和置数端，确定上电瞬间电路进入有效状态。 1设计完整的状态转移图 例，由图1的状态转换图得状态真值表如表1。 状态1010,1011,1100,1101,1110,1111的转移结果在主循环中并没有要求，一种方法是将这六个状态的转移结果当作无关项，这样设计出的电路比较简单，但有可能导致设计出的最终电路不能自启动，设计结束后必须检查能否自启动，若不能自启动，必须修改设计。 另一种方法是将六个状态强制转移到主循环之中，例可将六个状态全部强制转移至0000状态，这种方法设计出的电路可能相对复杂，但肯定能够自启动。本例将非主循环状态转移至主循环中的方案可达，其中存在一个最优方案，使设计出的电路最简单，但这个过程比较复杂。 2利用异步清零和异步置数 解决自启动的另一种方法是利用FF的异步清零和异步置数功能，在电路上电瞬间将FF的状态控制在主循环之中。8421BCD编码的十进制加法计数的一种设计结果如图3所示。其中R、C构成复位电路，在上电瞬间电容C上的电压不能突变保持低电平，利用四只FF的异步清零功能，促使计数器初始状态等于0000。R、C充电结束后，电容C上电压保持在VCC，清零无效。 3两种自启动方法的比较 利用异步清零和异步置数实现自启动的优点是可以按最快的速度使时序电路进入主循环。缺点是初始化结束后，电路如果受到干扰进入无效状态，就有可能再也不能返回主循环，需要重新上电或复位才能恢复电路功能。 利用完整的状态转移图实现自启动的优点是不管在何种情况都可以保证电路工作在主循环。缺点时无效状态至少需要一个时钟宽度才能转入主循环，电路仍有进入无效状态的机会。如果时序电路任何时刻都不允许进入某些无效状态，这种方法无法做到。 理想的自启动电路是同时采用两种自启动电路，这样既可以保证上电后快速进入主循环，又可以防止工作中因干扰跑出主循环。 ：触发器构成的异步时序电路的一般分析方法 ：触发器的应用，状态真值表，状态转移图和异步时序电路的一般分析方法等。 ：异步时序电路中各触发器并不同时在同一时钟沿触发，即不同触发器的时钟信号可以不同，这样可以增加设计的灵活性，减少驱动方程的复杂性，同样功能的异步时序电路要比同步时序电路略为简单。由于异步电路中触发器不同时工作，必然会产生过渡状态，这是异步电路的主要缺点。 异步时序电路分析的目的就是要了解各状态之间的转换关系。简单异步时序电路的分析具有很强的规律性，分析过程为： 写出各触发器的时钟方程、驱动方程和电路的输出方程； 列状态真值表，状态真值表的输入外部输入和状态输入，输出包括状态输出和外部输出，列出状态真值表的输入组合必须保证完整。例，若有N个外部输入和M个状态变量，则输入组合是M+N个。 根据触发器的时钟方程、驱动方程和电路的输出方程，求出每个组合下的状态输出和电路输出。确定次态输出时必须确定各FF的工作次序。外部时钟有效时，才能启动一轮状态变化，时钟输入端直接与外部时钟相连的FF首先触发，其它FF根据其时钟方程，判定其是否有效，若有效则触发。 将状态真值表转换成状态转移图； 由状态转移图得到时序电路的逻辑功能。 ： 例，已知某时序电路如图1所示，试分析其逻辑功能。 解图1电路是一个以触发器为核心的时序逻辑电路，各触发器的CP脉冲的有效沿不完全相同，属于异步时序逻辑电路，可以应用上述方法进行分析。 触发器的时钟方程、驱动方程和电路的输出方程 FF2： FF1： FF0： 输出： 注意分析过程只需列出触发器的驱动方程，并不需要将触发器的驱动方程代入触发器的特征方程求出其次态方程，这样反而会降低计算效率。例，对JK触发器而言，若现态是，驱动端是，根据JK触发器的功能表可知时输出翻转，故。若应用次态方程计算，则计算公式是，计算更加复杂。 列状态真值表 状态真值表较为规范的列写是输入部分按时钟有效沿、外部输入、状态输入的顺序排列，输出部分按次态输出、外部输出的顺序排列。本例有三个状态输入，三个状态输出，一个外部输出，其规范的状态真值表如表1所示。 其中，现态输入(q2q1q0)有时也写成。 确定FF的工作次序，根据触发器的时钟方程、驱动方程和电路的输出方程填写状态输出和电路输出； 本例中FF2和FF0直接与外部时钟信号连接，故FF2、FF1在外部时钟有效沿到来后首先触发，FF1的时钟方程由FF0的输出决定，需要根据FF0的状态变化决定其时钟沿是否有效，若有效则触发，否则不触发。 例如，当输入组合发。由驱动方程和输出方程得：，外部时钟有效时，FF0和FF2首先触， JK触发器翻转，触发器状态同步保持，；JK， 由于，当FF0的状态由0变成1时，(cp1)产生一个上升沿，而FF1的有效时钟边沿是下降沿，故本轮FF1不触发，状态保持不变，。 外部输出Z=1。 又如，当输入组合触发。由驱动方程和输出方程得：时，外部时钟有效时，FF0和FF2首先， JK触发器翻转，触发器置1，；JK， 由于，当FF0的状态由1变成0时，(cp1)产生一个下降沿，FF1时钟有效，FF1继FF0后开始触发。，JK触发器翻转，。 对八个输入组合分别计算，得到完整的状态真值表如表2所示。 将状态真值表转换成状态转移图 将状态真值表转换成状态转移图时，可从状态0出发，依次寻找其下一个次态。若一个循环没有穷尽所有状态，则开始新一个循环，并选择一个新的状态，依次寻找新状态的下一个次态。例1的完整状态转移图如图2所示。 由状态转移图得出时序电路的逻辑功能 状态转移图可以最直观地反映时序电路的逻辑功能。主循环有五个状态000、001、010、011、100组成，逻辑功能是8421BCD编码的异步五进制计数器，且在100状态时输出产生低电平。电路一旦进入状态101、110、111，经过一个时钟周期后即可进入主循环，本电路能够自启动。 ：施密特触发器的电路结构特点与应用 ：施密特触发器的传输特性，CMOS门电路构成的施密特触发器电路分析，施密特触发器的应用等。 ：施密特触发器内部存在一条正反馈支路，它利用输入电压的大小改变输出电平，当输入电压保持在一定范围内时输出处在保持状态。分析施密特触发器输出可分成四步： 分析输入足够小时输出逻辑电平； 分析输出足够大时输出逻辑电平； 分析输入由足够小逐步增大时输出电平翻转所需的上限输入阀值电压； 分析输入由足够大逐步减少时输出电平翻转所需的下限输入阀值电压。 ：施密特触发器的典型传输特性如图1所示。施密特触发器传输特性的主要参数是翻转或触发阀值，及回差电压。 当输入信号的电压值必须大到一定程度，即，或小到一定程度即时，施密特触发器才能改变输出电平，若输入电平落在滞回电平之间器同样具有一定的记忆功能，因此可将其归入触发器一类。 ，输出电平保持不变。从这个意义上观察，施密特触发 图2是用CMOS非门电路构成的简单施密特触发器，其电路结构特点是内部存在一条正反馈支路，从而保证输出电平转换的边沿很陡。 分析施密特触发器电路就是要确定其传输特性，并得到翻转或触发阀值。 首先考虑(vi)电压足够低时，例，非门A输出高电平，非门B输出低电平。 当输入电压(vi)逐步升高，达到CMOS非门的阀值电压(vt)时开始翻转，非门A输出低电平，非门B输出高电平。翻转后，输出高电平通过电阻(r2)反馈回非门A的输入端，使(vi1)进一步增加，转换过程为足，正反馈过程导致输出(vo)迅速变成高电平，电平。施密特触发器的阀值上限(vtplus)在翻转瞬间必须满。 ，即 当输入电压(vi)由足够高逐步变低时，当时开始翻转，非门A的输入变成低电平，非门B输出低电平。翻转后，输出低电平通过电阻(r2)反馈回非门A的输入端，使(vi1)进一步减小，正反馈过程导致输出(vo)迅速变成低电平，电平转换过程为。施密特触发器的阀值下限 在翻转瞬间必须满足，即 施密特触发器的回差电压值为：。 施密特触发器的主要应用有：脉冲变换，将非矩形波信号变换成矩形波，如图3(a)； 。 脉冲整形，将上升沿或下降沿较宽的矩形波，或受到噪声干扰的矩形波整形成边沿陡而高低电平干净的矩形波，如图3(b)；脉冲幅度检测，检测信号幅度超越上限或超越下限的部分，如图3(c)。 ：如何分析CMOS门电路组成的单稳触发器？ ：RC定时电路充放电时间常数的计算，单稳触发电路分析。 ：分析单稳电路时首先要确定电路的稳态电平值。判别单稳触发条件，找出定时器件，确定充放电回路，然后计算单稳脉冲宽度。 ：分析单稳电路时首先要确定电路的稳态电平值。判别单稳触发条件，找出定时器件，确定充放电回路，然后计算单稳脉冲宽度。 按触发方式分类，单稳触发器可分为非重发和重触发两种。非重触发单稳在暂态期间不能再次触发，重触发单稳在暂态期间可以多次重新触发。重触发单稳的主要工作原理是在每次触发开始时，对定时RC中的电容电荷初始化，消除前次触发的影响，进而保证每次触发均等效从稳态开始。非重触发和重触发的单稳时序比较如图2所示。 对非重发单稳，触发脉冲1、2落在第1个单稳脉冲中间，只响应第1个触发脉冲，触发脉冲3、4、5落在第2个单稳脉冲中间，只响应第3个触