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eda 时序逻辑电路实验报告 实 验 报 告 姓名：吴克亮学号：班级：电气一班 1053305016 一、实验名称：组合逻辑电路设计 二、实验目的： 1、掌握用VHDL 语言和EPLD 进行组合逻辑电路的设计方法。 2、加深对EPLD 设计全过程的理解。 三、实验要求 学习常用组合逻辑的可综合代码的编写, 学习VHDL语言的编程思想与调试方法， 学习通过定制LPM元件实现逻辑设计， 通过波形仿真设计的正确与否。 四、实验设备： MAX+plus 2 五、实验步骤： 1、采用文本编辑器输入VHDL 语言源程序，建立工程。2、编译。 3、仿真。 4、对芯片进行编程。 5、根据管脚分配情况连线。 实验程序： LIDRART IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PAN4_5 IS PORT(D:IN STD_LOGIC_VECTOR(3 DOWNTO 0); y:OUT STD_LOGIC); END PAN4_5; ARCHITECTURE DEHA OF PAN4_5 IS SIGNAL DATAIN:INTEGER; BEGIN DATA<=CONV_INTEGER(D); PROCESS BEGIN IF(DATAIN>=5)THEN Y<='1' ELSE Y<='0' END PROCESS; END DEHA; 编译结果 编译通过后进行波形仿真 实验心得体会 做完EDA实验，我感到受益匪浅。这不仅使我了解了EDA的实验系统，学习了MAX+PLUS软件的使用，掌握了基本的电路设计流程、方法以及技巧，更增强了我对EDA设计的兴趣。 在实验的过程中，老师又结合实际详细的教了我们VHDL语言的基本指令及编程方法，教我们熟悉了在PC机上运用MAX+PLUS软件和EPLD进行电路设计的设计和仿真过程。