数字逻辑电路ppt课件第4章 常用组合逻辑功能器件.ppt

第4章 常用组合逻辑功能器件,本章将介绍几种常用的中规模集成电路(MSI),这些中规模集成电路分别具有特定的逻辑功能,称为功能模块,用功能模块设计组合逻辑电路,具有许多优点.,4.1 自顶向下的模块化设计方法,顶:指系统功能,即系统总要求,较抽象.,向下:指根据系统总要求,将系统分解为若干个子系统,再将每个子系统分解为若干个功能模块,直至分成许多各具特定功能的基本模块为止.,例:设计一个数据检测系统,功能表如下:,数据A、B分别来自两个传感器.,B:数据检测系统,*,顶层,*：叶结点,分层设计树,4.2 编码器,将信息(如数和字符等)转换成符合一定规则的二进制代码.,4.2.1 二进制编码器,用n位二进制代码对N=2n 个特定信息进行编码的逻辑电路.,设计方法:,以例说明,设计一个具有互相排斥输入条件的编码器.,输入:X0、X1、X2、X3,输出：A1、A0,对应关系：,4线2线编码器电路图：,编码器在任何时候只允许 有一个输入信号有效;,(2)电路无X0输入端;,(3)电路无输入时,编码器的 输出与X0编码等效.,带输出使能(Enable)端的优先编码器:,输出使能端:,用于判别电路是否有信号输入.,优先:,对输入信号按轻重缓急排序,当有多个信号同时输入时,只对优先权高的一个信号进行编码.,下面把上例4线2线编码器改成带输出使能(Enable)端的优先编码器,假设输入信号优先级的次序为:X3,X2,X1,X0.,编码器电路图,4.2.2 二十进制编码器,输入:I0,I1,I2 I9,表示十个要求编码的信号.,输出:BCD码.,电路有十根输入线,四根输出线,常称为10线4线编码器,4.2.3 通用编码器集成电路,1.8线3线优先编码器74148,74148功能说明：,1）74148为8线3线优先编码器，HPRI是最高位优先 编码器的说明。,2）编码器输入为低电平有效，输出为3位二进制反码。,例：用两片74148构成16线4线优先编码器。,高位芯片工作情况：,低位芯片工作情况：,问题思考：若用四片74148构成一个32线5线 编码器，电路如何设计？若用八片74148构成一个64线6线 编码器，电路又如何设计？,2.10线4线优先编码器74147,4.2.4 编码器应用举例,4.2.5 编码器的VHDL描述,LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY encoder ISPORT(input:IN STD_LOGIC_VECTOR(7 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END encoder;ARCHITECTURE rtl OF encoder ISBEGINPROCESS(input)BEGIN,一个普通编码器的例子：,CASE input IS WHEN“01111111”=yyyyyyyyy=“XXX”;END CASE;END PROCESS;END rtl;,LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY priorityencoder ISPORT(input:IN STD_LOGIC_VECTOR(7 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END priorityencoder;ARCHITECTURE rtl OF priorityencoder ISBEGINPROCESS(input)BEGIN IF(input(7)=0)THEN y=“111”;,一个优先编码器的例子：,ELSIF(input(6)=0)THEN y=“110”;ELSIF(input(5)=0)THEN y=“101”;ELSIF(input(4)=0)THEN y=“100”;ELSIF(input(3)=0)THEN y=“011”;ELSIF(input(2)=0)THEN y=“010”;ELSIF(input(1)=0)THEN y=“001”;ELSE y=“000”;END IF;END PROCESS;END rtl;,4.3 译码器/数据分配器,4.3.1 二进制译码器,译码是编码的逆过程，作用是将一组码转换为确定信息。,输入：二进制代码，有n个；,输出：2n 个特定信息。,1.译码器电路结构,以2线 4线译码器为例说明,2线 4线译码器的真值表为:,下图为高电平输出有效的2线 4线译码器电路图,由真值表容易得出:,译码器的另一种结构：矩阵式结构,特点：门的扇入数少；延迟时间长。,2.译码器的使能控制输入端,1）利用使能输入控制端，既能使电路正常工作，也能 使电路处于禁止工作状态；,2）利用使能输入控制端，能实现译码器容量扩展。,EN为使能控制输入端，EN=0，输出均为0；EN=1，输出译码信号。,电路满足：Yi=mi EN,利用使能端实现扩展的例子：,当I2=0时，(1)片工作,(2)片禁止.当I2=1时,(1)片禁止,(2)片工作.,由两片2线4线译码器组成3线8线译码器,2线4线译码器组成4线-16线译码器,4.3.2 二十进制译码器,输入:BCD码.,输出:十个高、低电平.,(常称4线10线译码器),伪码,输出低电平有效,真值表,4.3.3 通用译码器集成电路,74138 带使能端3线8线译码器,74138功能表,电路输出低电平有效;,74138特性：,74138的逻辑表达式为：,=100,电路工作;否则,电路禁止工作,电路输出均为1。,4.3.4 数据分配器,数据分配是将一个数据源输入的数据根据需要送到不同的输出端上去，实现数据分配功能的逻辑电路称为数据分配器。分配器又叫多路复用器。,数据分配器一般用带使能控制端的二进制译码器实现。,74138输出表达式：,分配器输出表达式：,4.3.5显示译码器,（1）半导体显示器，也称发光二极管显示器；,（2）荧光数字显示器，如荧光数码管、场致发光数字 板等；,（3）液体数字显示器，如液晶显示器、电泳显示器等；,（4）气体放电显示器，如辉光数码管、等离子体显示 板等。,显示器分类：,1.半导体数码管（Light Emitting Diode简称LED）,七段数码管 显示器,七段数码管的两种连接方法：,共阴,共阳,阳极加高电平字段亮。,阴极加低电平字段亮。,半导体数码管的工作电压比较低（1.5 3V），能直接用TTL或CMOS集成电路驱动。除电压比较低外，半导体数码管还具有体积小、寿命长、可靠性高等优点，而且响应时间短（一般不超过0.1s）,亮度也比较高。LED显示器的缺点是工作电流大，每一段的工作电流在10mA左右。,2.液晶显示器（Liquid Crystal Display,简称LCD）,液晶是一种既具有液体的流动性又具有光学特性的有机化学物。,液晶显示器通过控制可见光的反射来达到显示目的。,液晶显示器分两类：反射式和背光式。,反射式液晶显示器使用的可见光是环境光线。,而背光式液晶显示器的可见光则由在显示器内特制的小光源提供。,LCD须用低频交流信号驱动，一般使用方波信号，工作频率约为2560Hz，信号幅值可以很低，在1V以下仍能工作。,液晶显示器的最大优点是功耗极低，每平方厘米的功耗的1W以下。,液晶显示器工作电压低，功耗小的特点，使其在各种小型、便携式仪器、仪表中得到了广泛的应用。,当前，在电视机、计算机等设备中使用液晶显示器已越来越普及，并成为一种发展趋势。,功能：将表示数字的BCD码转换成七段显示码。,输入：BCD码,输出：七段显示码,3.显示译码器设计,显示译码器设计步骤：,（以输入8421BCD码、输出驱动共阳显示器为例）,列真值表；化简、写最简函数表达式；画电路图。,真 值 表,化简后表达式:,化简说明:利用了无关项;,考虑了多输出逻辑函数化简中的公共项.,思考题：根据上面设计，判断当输入DCBA为1010时，LED显示什么字形？,4.通用七段显示译码器集成电路,常用的七段显示译码器集成电路有7446、7447、7448、7449和4511等。下面重点介绍七段显示译码器7448。,七段显示译码器7448输出高电平有效，用以驱动共阴极显示器。,7448实现多位显示,由于第1片的RBI为0，而DCBA=0000,所以满足灭零条件，RBO=0。第2、3片也满足灭零条件。,第4、5、6片驱动正常显示。,思考题：如第1片输入DCBA不等于0000，2、3两片灭零条件吗？,74HC4511显示译码器驱动液晶数码管的一个例子,1.译码器实现组合逻辑函数,原理:二进制译码器能产生输入信号的全部最小项,而 所有组合逻辑函数均可写成最小项之和的形式.,例 试用3线 8线译码器和逻辑门实现下列函数,F(Q,X,P)=m(0，1，4，6，7）=M（2，3，5）,4.3.6 译码器应用举例,解题的几种方法：,利用高电平输出有效的译码器和或门。,F(Q,X,P)=m0+m1+m4+m6+m7,利用低电平输出有效的译码器和与非门。,F(Q,X,P)=m0+m1+m4+m6+m7,利用高电平输出有效的译码器和或非门。,利用低电平输出有效的译码器和与门。,2.计算机输入/输出接口地址译码电路,4.3.7 译码器的VHDL描述,3线8线译码器74138的VHDL描述。,LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY decode_3to8 ISPORT(a,b,c,G1,G2A,G2B:IN STD_LOGIC;y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END decode_3to8;ARCHITECTURE rtl OF decode_3to8 ISSIGNAL indata:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN,indatayyyyyyyyy=“XXXXXXXX”;END CASE;,ELSE y=“11111111”;END IF;END PROCESS;END rtl;,七段显示译码器的VHDL描述,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bcd_7seg ISPORT(bcd_led:IN STD_LOGIC_VECTOR(3 DOWNTO 0);ledseg:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END bcd_7seg;,ARCHITECTURE behavior OF bcd_7seg IS BEGIN WITH bcd_led SELECT,ledseg=“0111111”WHEN“0000”,-0“0000110”WHEN“0001”,-1“1011011”WHEN“0010”,-2“1001111”WHEN“0011”,-3“1100110”WHEN“0100”,-4“1101101”WHEN“0101”,-5“1111101”WHEN“0110”,-6“0100111”WHEN“0111”,-7“1111111”WHEN“1000”,-8“1101111”WHEN“1001”,-9“1000000”WHEN“1110”,-minus“0000000”WHEN OTHERS;END behavior;,功能:从多路输入数据中选择其中的一路送至输出端.,数据选择器简称MUX,数据选择器的数据输入端数称为通道数.,4.4 数据选择器,数据选择器功能示意图:,选择信号（地址码）输入,数据输入,数据输出,4.4.1 数据选择器的电路结构,以四选一数据选择器为例讨论,功能表,输出函数表达式:,地址,数据,输出,电路图：,数据选择器通道扩展：由四选一数据选择器组成十六选一数据选择器的例子,4.4.2 通用数据选择器集成电路,数据选择器的逻辑符号及输入选通端:,以双四选一MUX74153和MUX74HC4539说明之。,内部结构由与、或、非等门组成。,74HC4539的功能和逻辑符号和74153相同，但芯片内部由CMOS传输门组成。,利用选通控制端实现通道扩展的例子:,A2=0 时,由A1A0选择1Di,A2=1时,由A1A0选择2Di,4.4.3 数据选择器应用举例,1.用数据选择器实现组合逻辑函数,例 试用八选一数据选择器74151实现逻辑函数 F(A,B,C)=m(0,2,3,5),74151的输出表达式为:,比较两式:,A2=A;A1=B;A0=C,D0=D2=D3=D5=1,D1=D4=D6=D7=0,Y=F,变量和地址端之间的连接必须正确。,例：试用四选一MUX实现逻辑函数,解：当MUX被选通时，其输出逻辑表达式为：,比较两式，令,A1=A；A0=B；,则 Y=F,注：该题的解法不唯一。,例：用四选一数据选择器实现逻辑函数：,F(A,B,C,D)=m(1,2,4,9,10,11,12,14,15),解:,令数据选择器的地址A1A0=AB,注：上面采用A、B作为地址变量。实际上，地址变量 的选取是任意的，选不同的变量为地址变量时，数据输入端的信号也要随之变化。,电路图：,2.动态显示电路,七段数码管驱动电路可分为两种，一种称为静态显示，另一种称为动态显示。,静态显示：每一个数码管由单独的七段显示译码器驱动。,动态显示：使用数据选择器的分时复用功能，将任意多个 数码管的显示驱动，由一个七段显示译码器来 完成。,4.4.4数据选择器的VHDL描述,4选1数据选择器的VHDL描述,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT(i0,i1,i2,i3,a,b:IN STD_LOGIC;q:OUT STD_LOGIC);END mux4;,ARCHITECTURE behavior OF mux4 IS SIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN sel=b,总线数据选择器的VHDL描述,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bus_mux4 ISPORT(i0,i1,i2,i3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);a,b:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END bus_mux4;,ARCHITECTURE behavior OF bus_mux4 IS SIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN sel=b,4.5 算术运算电路,算术运算电路的核心为加法器.,4.5.1 基本加法器,1.半加器(HA),仅考虑两个一位二进制数相加,而不考虑低位的进位,称为半加。,设:A、B为两个加数，S 为本位的和，C 为本位向高位的 进位。则半加器的真值表、方程式、逻辑图如下所示,2.全加器,在多位数相加时,除考虑本位的两个加数外,还须考虑低位向本位的进位.,例:,实际参加一位数相加,必须有三个量,它们是:本位加数 Ai、Bi；低位向本位的进位 Ci-1,一位全加器的输出结果为：本位和 Si；本位向高位的进位 Ci,全加器电路设计：,=AiBi Ci-1,=（Ai Bi）Ci-1+AiBi,由两个半加器实现一个全加器,3.串行进位加法器,当有多位数相加时,可模仿笔算,用全加器构成串行进位加法器.,串行进位加法器特点:结构简单;运算速度慢.,4.5.2 高速加法器,(1)全并行加法器,特点:速度最快，电路复杂。,(2)超前进位加法器,设计思想:由两个加数,首先求得各位的进位,然后再经全 加器算出结果.,全加器的进位表达式:,=AiBi+(Ai+Bi)Ci-1,令:,Gi=AiBi-进位产生项,Pi=(Ai+Bi)-进位传送项,则:,Ci=Gi+PiCi-1,若两个三位二进制数相加,A=A2A1A0 B=B2B1B0,则:,C0=G0;C1=G1+P1C0=G1+P1G0;,C2=G2+P2C1=G2+P2G1+P2P1G0,由Pi、Gi 并经过两级门电路就可求得进位信号C.实际实现中,是将求Gi和Pi的电路放进全加器中,而将全加器中求进位信号的电路去除.,根据Gi、Pi 来求进位信号C 的电路称为超前进位电路（CLA）,CLA逻辑图：,3位超前进位加法器,4.5.3 通用加法器集成电路,4.5.4 加法器应用举例,1.用42选1数据选择器74157和4位全加器7483，构成4位二进制加/减器。,在二进制补码系统中，减法功能由加“减数”的补码实现。,关于减法电路探讨,二进制减法运算 N补=2n N原(N原为n位)N原=2n N补 N补=N反+1,AB=AB原 A(2n B补)=A+B反+1 2n(1),(1)式的实现方法:(以4位数相减为例),借位信号实现减2n 的功能:当A+B反+1 的高位有进位时,该进位信号和2n 相减使最高位为0,反之为1。,2.分两种情况讨论：,3.由符号决定求补的逻辑图,2.利用7483(四位二进制加法器)构成8421BCD码加法器.,二进制数和8421BCD码对照表,S=S4S3S2S1B=B8B4B2B1,K4=C4=0B=S,K4=C4=1B=S+0110 无溢出,总结上表,可得:,K4=1 时,需进行加6(0110)校正;,K4=1 有三种情况:a.C4=1(对应十进制数16,17,18,19);b.S4=S3=1(对应十进制数12,13,14,15);c.S4=S2=1(对应十进制数10,11,14,15).,所以:K4=C4+S4S3+S4S2,4.5.5 加法器电路的VHDL描述,1.用VHDL语言描述半加器,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY half_adder ISPORT(a,b:IN STD_LOGIC;s,co:OUT STD_LOGIC);END half_adder;ARCHITECTURE rtl OF half_adder IS BEGIN s=a XOR b;co=a AND b;END rtl;,2.全加器的VHDL描述,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY full_adder ISPORT(a,b,cin:IN STD_LOGIC;s,co:OUT STD_LOGIC);END full_adder;ARCHITECTURE str OF full_adder IS COMPONENT half_adder,下面全加器的设计思路为：利用已有的半加器相连接，构成全加器。（另要使用一次或运算）,PORT(a,b:IN STD_LOGIC;s,co:OUT STD_LOGIC);END COMPONENT;SIGNAL u0_co,u0_s,u1_co:STD_LOGIC;BEGIN u0:half_adder PORT MAP(a,b,u0_s,u0_co);u1:half_adder PORT MAP(u0_s,cin,s,u1_co);co=u0_co OR u1_co;END str;,COMPONENT 元件名 PORT 说明；-端口说明END COMPONENT；,元件描述语句：,元件例化语句：,标号名：元件名 PORT MAP(信号，),u0:half_adder PORT MAP(a,b,u0_s,u0_co),位置映射：,名称映射：,u0:half_adder PORT MAP(aa,s=u0_s,co=u0_co,b=b),3.一位8421BCD码加法器的VHDL描述,LIBRARY ieee;USE ieee.std_logic_1164.all;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY bcdadder IS PORT(cin:IN STD_LOGIC;op1,op2:IN UNSIGNED(3 DOWNTO 0);sum:OUT UNSIGNED(3 DOWNTO 0);co:OUT STD_LOGIC);END bcdadder;,ARCHITECTURE behavior OF bcdadder IS CONSTANT adjustnum:UNSIGNED:=“110”;-定义一常量:整数型,值为6 SIGNAL binadd,result:UNSIGNED(4 DOWNTO 0);-定义一个信号binadd,以保存两数二进制相加的和；-result用于暂存和值的BCD码。BEGIN binadd=(0-定义一个变量，初值为0。,BEGIN IF binadd9 THEN-判断结果是否大于9，-如大于9，需要加6调整。tmp:=adjustnum;ELSE tmp:=“000”;END IF;result=binadd+tmp;-信号赋值,获得两数和的BCD码。END PROCESS;sum=result(3 DOWNTO 0);-得到BCD码的低4位 co=result(4);-得到进位信号END behavior;,4.6 数值比较器,数值比较器用来判断两个二进制数的大小或相等.,4.6.1 一位数值比较器,表达式:,Y(A=B)=AB,逻辑图,4.6.2 多位数值比较器,比较两个多位数,应首先从高位开始,逐位比较。,例如:A=A3A2A1A0 B=B3B2B1B0,比较方法为:,首先比较A3和B3,如A3B3=10,则AB,如A3B3=01,则AB;如A3B3=00或11(相等),则比较A2和B2;,比较A2和B2,如A2B2=10,则AB,如 A2B2=01,则AB;如A2B2=00或11(相等),则比较A1和B1;,比较A1和B1,如A1B1=10,则AB,如 A1B1=01,则AB;如A1B1=00或11(相等),则比较A0和B0;,比较A0和B0,如A0B0=10,则AB,如 A0B0=01,则AB;如A0B0=00或11(相等),则比较A=B.,四位数值比较器逻辑表达式:,Y(A=B)=(A3B3)(A2B2)(A1B1)(A0B0),4.6.3 通用数值比较器集成电路,通用数值比较器集成电路有多个品种，属CMOS电路的4位数值比较器的有74HC85(对应的TTL电路为74LS85)、CC14585等。,74HC85为带级联输入的4位数值比较器。,比较器的扩展:,串行接法和并行接法性能比较:,串行接法电路简单,但速度慢;并行接法电路复杂,速度快.,4.6.4 数值比较器应用举例,例：设计一个求两数之差绝对值电路。,设计思路：先将两数比较，对小的数求补，将得到的补码与另一数相加，得到结果。,4.6.5 数值比较器的VHDL描述,带级联输入的4位数值比较器VHDL描述：,ENTITY comparator IS PORT(a,b:IN INTEGER RANGE 0 TO 15;gtin,ltin,eqin:IN BIT;-级联输入 agtb,altb,aeqb:OUT BIT);END comparator;ARCHITECTURE behavior OF comparator ISBEGINPROCESS(a,b,gtin,ltin,eqin),BEGIN IF ab THEN agtb=1;altb=0;aeqb=0;ELSE agtb=gtin;altb=ltin;aeqb=eqin;END IF;END PROCESS;END behavior;,4.7 代码转换器,重点介绍能实现BCD码和自然二进制码之间转换的代码转换器的设计方法，并介绍通用代码转换器集成电路的使用方法。,4.7.1 BCD二进制码转换器,转换过程：,（1）将BCD码中的每一位的权值用二进制数表示；,（2）将所给BCD码中1所代表的二进制数相加；,（3）相加的结果即为所给BCD码的等效二进制数。,例如，要将BCD码1000 0111（十进制数87）转换为二进制，其算式如下：,根据对照表，借助半加器和全加器，可设计出转换电路。,4.7.2 通用BCD二进制和二进制BCD码转换器 集成电路,1.BCD二进制代码转换器74184,2.二进制BCD代码转换器74185,4.7.3 代码转换电路的VHDL描述,1.两位BCD码（个位和十位）转换为二进制数的代码 转换器的VHDL描述,ENTITY bcd_to_bin IS PORT(ones,tens:IN INTEGER RANGE 0 TO 9;binary:OUT INTEGER RANGE 0 TO 99);END bcd_to_bin;ARCHITECTURE rtl OF bcd_to_bin ISSIGNAL times10:INTEGER RANGE 0 TO 90;,BEGIN times10=tens*10;binary=times10+ones;END rtl;,2.n位二进制码转换为格雷码的码转换电路,转换表达式为：,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bin_to_gray ISGENERIC(n:INTEGER:=8)PORT(a:IN STD_LOGIC_VECTOR(n DOWNTO 1);g:OUT STD_LOGIC_VECTOR(n DOWNTO 1);END bin_to_gray;,ARCHITECTURE rtl OF bin_to_gray ISBEGIN PROCESS(a)VARIABLE tmp:STD_LOGIC_VECTOR(n DOWNTO 1);BEGIN tmp(n):=a(n);FOR i IN n-1 DOWNTO 1 LOOP tmp(i):=a(i)XOR a(i+1);END LOOP;g=tmp;END PROCESS;END rtl;,1.语句GENERIC(n:INTEGER:=8)定义了一个类属参数n，取值为8,2.循环语句的书写格式为：标号：FOR 循环变量 IN 离散变量 LOOP 顺序处理语句；END LOOP 标号；,两个语法现象：,4.8 数字系统设计举例:算术逻辑单元(ALU),算术逻辑单元(ALU)是计算机等数字系统的主要运算部件.,ALU的逻辑符号:,运算数A、B均为n 位,结果F为n 位,选择码S为k 位,可能实现的运算为2k 种.,设计具有八种功能的ALU.S有3 位,假设功能表如下,S2=0:算术运算,S2=1:逻辑运算,设计思想:,设计采用自顶向下的方法,将能进行n 位运算的ALU分解为n 个能进行一位运算的ALU,最后将n 个一位ALU连接成n 位ALU.,一位ALU,一位ALU电路设计:,一位ALU分解图:,AU:算术单元;,LU:逻辑单元;,MUX:数据选择器,根据S2的值,对AU和LU的运算结果进行选择.,MUX电路设计:这里的MUX为二选一数据选择器,设计方法前面已介绍;,(2)LU电路设计:,计算机中的逻辑运算是位操作(即对应位之间进行运算).,逻辑方程:,逻辑方程化简为:,根据化简的逻辑方程,可用逻辑门实现LU功能.另外,也可直接根据功能表,用数据选择器实现。,(3)算术单元,算术单元要进行加、减、加1、减1等四种运算，当采用补码运算时，可利用全加器实现。,根据ALU功能表，可利用下表求得yi和C-1的表达式。,对Y-GEN,可写出yi的表达式:,对C-GEN可写出C-1的表达式:C-1=S1S0,将上述运算求得的MUX、LU、AU电路连接，可得到一位ALU;将多位ALU和CGEN连接，可完成多位ALU电路设计。,ALU集成电路74LS/HC382,