第8章Verilog有限状态机设计.ppt

第8章 Verilog有限状态机设计,8.1 Verilog HDL状态机的一般形式,8.1.1 为什么要使用状态机,（1）高效的顺序控制模型。,（2）容易利用现成的EDA优化工具。,（3）性能稳定。,（4）设计实现效率高。,（5）高速性能。,（6）高可靠性能。,8.1 Verilog HDL状态机的一般形式,8.1.2 一般有限状态机的结构,1.说明部分,2.主控时序过程,8.1 Verilog HDL状态机的一般形式,8.1.2 一般有限状态机的结构,3.主控组合进程,8.1 Verilog HDL状态机的一般形式,8.1.2 一般有限状态机的结构,4.辅助进程,接下页,8.1 Verilog HDL状态机的一般形式,8.1.2 一般有限状态机的结构,4.辅助进程,接上页,8.1 Verilog HDL状态机的一般形式,8.1.2 一般有限状态机的结构,4.辅助进程,8.1 Verilog HDL状态机的一般形式,8.1.3 状态机设计初始控制与表述,（1）打开“状态机萃取”开关。,8.1 Verilog HDL状态机的一般形式,8.1.3 状态机设计初始控制与表述,（1）打开“状态机萃取”开关。,8.1 Verilog HDL状态机的一般形式,8.1.3 状态机设计初始控制与表述,（2）关于参数定义表述,（3）状态变量定义表述,8.2 Moore型有限状态机的设计,8.2.1 ADC采样控制设计及多过程结构型状态机,8.2 Moore型有限状态机的设计,8.2.1 ADC采样控制设计及多过程结构型状态机,8.2 Moore型有限状态机的设计,8.2.1 ADC采样控制设计及多过程结构型状态机,8.2.1 ADC采样控制设计及多过程结构型状态机,接下页,接上页,8.2 Moore型有限状态机的设计,8.2.1 ADC采样控制设计及多过程结构型状态机,8.2 Moore型有限状态机的设计,8.2.1 ADC采样控制设计及多过程结构型状态机,8.2 Moore型有限状态机的设计,8.2.2 序列检测器之状态机设计,接下页,8.2 Moore型有限状态机的设计,8.2.2 序列检测器之状态机设计,接上页,8.2 Moore型有限状态机的设计,8.2.2 序列检测器之状态机设计,8.3 Mealy型有限状态机的设计,8.2.2 序列检测器之状态机设计,接下页,8.3 Mealy型有限状态机的设计,8.2.2 序列检测器之状态机设计,接上页,8.3 Mealy型有限状态机的设计,8.2.2 序列检测器之状态机设计,8.3 Mealy型有限状态机的设计,8.2.2 序列检测器之状态机设计,接下页,8.3 Mealy型有限状态机的设计,8.2.2 序列检测器之状态机设计,接上页,8.3 Mealy型有限状态机的设计,8.2.2 序列检测器之状态机设计,8.3 Mealy型有限状态机的设计,8.2.2 序列检测器之状态机设计,8.3 Mealy型有限状态机的设计,8.2.2 序列检测器之状态机设计,8.3 Mealy型有限状态机的设计,8.2.2 序列检测器之状态机设计,8.4 SystemVerilog的枚举类型应用,8.5 状态机图形编辑设计方法,8.5 状态机图形编辑设计方法,8.5 状态机图形编辑设计方法,8.5 状态机图形编辑设计方法,8.5 状态机图形编辑设计方法,8.5 状态机图形编辑设计方法,8.5 状态机图形编辑设计方法,接下页,8.5 状态机图形编辑设计方法,接上页,8.5 状态机图形编辑设计方法,接下页,8.5 状态机图形编辑设计方法,接上页,8.6 状 态 编 码,8.6.1 直接输出型编码,8.6 状 态 编 码,8.6.1 直接输出型编码,8.6 状 态 编 码,8.6.1 直接输出型编码,8.6 状 态 编 码,8.6.1 直接输出型编码,8.6 状 态 编 码,8.6.1 直接输出型编码,8.6 状 态 编 码,8.6.1 直接输出型编码,8.6 状 态 编 码,8.6.2 宏定义命令语句 define,8.6 状 态 编 码,8.6.3 顺序编码,8.6 状 态 编 码,8.6.4 一位热码状态编码,8.6 状 态 编 码,8.6.5 状态编码设置,1.用户自定义方式,2.用属性定义语句设置,8.6 状 态 编 码,8.6.5 状态编码设置,2.用属性定义语句设置,8.6 状 态 编 码,8.6.5 状态编码设置,3.直接设置方法,8.6 状 态 编 码,8.6.5 状态编码设置,3.直接设置方法,8.7 非法状态处理,8.7 非法状态处理,8.7.1 程序直接导引法,8.7 非法状态处理,8.7.2 状态编码监测法,8.7.3 借助EDA优化控制工具生成安全状态机,8.8 硬件数字技术排除毛刺,8.8.1 延时方式去毛刺,8.8 硬件数字技术排除毛刺,8.8.1 延时方式去毛刺,8.8 硬件数字技术排除毛刺,8.8.2 逻辑方式去毛刺,8.8 硬件数字技术排除毛刺,8.8.2 逻辑方式去毛刺,8.8 硬件数字技术排除毛刺,8.8.3 定时方式去毛刺,8.8 硬件数字技术排除毛刺,8.8.3 定时方式去毛刺,习 题,8-1 举二例说明，有那些常用时序电路是状态机比较典型特殊形式，并说明它们属于什么类型的状态机（编码类型，时序类型和结构类型）。8-2 用mealy机类型，分别写出ADC0809和序列检测器的状态机。,习 题,8-3 根据图8-32（a）所示的状态图，分别按照图8-32（b）和图8-32（c）写出对应结构的Verilog状态机。并根据表8-2，分别用3中不同编码方式实现二状态机，并讨论他们的容错措施。,习 题,8-4 请设计一种信号去抖动的电路模型，仿真后，讨论其优缺点和使用范围。8-5 根据8.5节，用表格法和绘图法设计状态机，实现例8-2的功能，用时序仿真波形图验证之。最后将其转变成Verilog程序，将此程序与例8-2相比，讨论他们的表述风格。,实验与设计,8-1 序列检测器设计（1）实验目的：（2）实验任务：（3）实验思考题：（4）实验报告：基于5E+系统的演示示例：/KX_7C5EE+/EXPERIMENTs/EXP34_SCHK/,实验与设计,8-2 并行ADC采样控制电路实现与硬件验证（1）实验目的：（2）实验原理：（3）实验任务1：,（4）实验任务2：（5）实验任务3：（6）实验任务4：（7）实验报告：,实验与设计,8-3 数据采集模块和简易存储示波器设计（1）实验目的：（2）实验原理：（3）实验内容1：,实验与设计,8-3 数据采集模块和简易存储示波器设计（4）实验内容2：,实验与设计,8-3 数据采集模块和简易存储示波器设计（5）实验内容3：（6）实验内容4：（7）实验内容5：（8）实验内容6：（9）实验内容7：,实验与设计,8-4 五功能智能逻辑笔设计（1）实验目的：（2）实验原理：,（3）实验内容：,实验与设计,8-5 比较器加DAC器件实现ADC转换功能电路设计（1）实验原理：（2）实验内容1：,（3）实验内容2：示例文件：/KX_7C5EE/EXPERIMENTs/EXP26_DAC_TO_ADC/,实验与设计,8-6 通用异步收发器UART设计实验目的：(2)实验内容1：,实验与设计,8-6 通用异步收发器UART设计,(3)实验内容2：(4)实验内容3：另一UART演示示例：/KX_7C5EE+/DEMOs/EXPL14_RS232_PIANO。,实验与设计,8-7 点阵型与字符型液晶显示器驱动控制电路设计（1）实验目的：学习设计Verilog状态机控制不同类型液晶显示器的电路。（2）实验原理：通常情况下，目前常用的字符或点阵型液晶都是使用单片机控制的。为了提高自主创新能力和自主知识产权系统设计水平，和提高Verilog设计的功力，本设计中希望全部用Verilog状态机设计并控制，不用任何CPU。从实用角度看这也是十分必要的。篇幅所限，请读者查阅LCD控制资料：查阅文件夹“LCD_FILE”。（3）实验任务1：设计点阵型液晶显示控制电路。查阅文件夹LCD_FILE中的“H128X64液晶显示使用说明”等文件。用状态机设计128X16点阵型液晶显示控制电路。显示内容自定。（4）实验任务2：设计字符型液晶显示控制电路。查阅文件夹LCD_FILE中的“HS162-4液晶显示使用说明”和“JH16X04LCD”等文件。用状态机设计2行16字符或4行16（20）字符型液晶显示控制电路。显示内容自定。以上2类基于5E+系统的LCD的演示示例是：/KX_7C5EE/DEMOs/EXPL18_PS2_64X128LCD/；或/EXPERIMENTs/EXP20_8051_LCD128X64/；或/EXPERIMENTs/EXP17_KX8051_GPS_FTEST/。,实验与设计,8-7 点阵型与字符型液晶显示器驱动控制电路设计（1）实验目的：（2）实验原理：（3）实验任务1：（4）实验任务2：以上2类基于5E+系统的LCD的演示示例是：/KX_7C5EE/DEMOs/EXPL18_PS2_64X128LCD/；或/EXPERIMENTs/EXP20_8051_LCD128X64/；或/EXPERIMENTs/EXP17_KX8051_GPS_FTEST/。8-8 串行ADC/DAC采样或信号输出控制电路设计 基于5E+的示例：/KX_7C5EE+/EXPERIMENTs/EXP40_SADC_SDAC/。8-9 数字温度器件DS18B20测控电路设计 设计任务：演示示例文件：/KX_7C5EE+/EXPERIMENTs/EXP19_8051_DS18B20/MCU8951。,实验与设计,8-10 AM幅度调制信号发生器设计（1）实验原理：,实验与设计,8-10 AM幅度调制信号发生器设计（2）实验任务1：此项设计基于5E+系统的演示示例设计是：/KX_7C5EE+/DEMOs/EXPL10_DDS_Core_DAC0832/；或/EXPL11_DDS_Core_HSpeed/；（3）实验任务2：,8-11 硬件消抖动电路设计设计任务：基于5E+系统的演示示例：/KX_7C5EE+/EXPERIMENTs/EXP41_Di_Tremble/,