机器人资料002ARM7TDMIS(Rev 4)技术参考手册.doc

ARM7TDMI-S(Rev 4)技术参考手册第1 章 介绍这一章介绍ARMTDMI-S 处理器。包含以下小节：* 关于ARM7TDMI-S 处理器* ARM7TDMI-S 结构* ARM7TDMI-S 模块内核和功能框图* ARM7TDMI-S 指令集汇总* Rev 3a 和Rev 4 之间的差异1.1 关于ARM7TDMI-S 处理器ARM7TDMI-S 处理器是ARM 通用32 位微处理器家族的成员之一。ARM 处理器具有优异的性能，但功耗却很低，使用门的数量也很少。ARM 结构是基于精简指令集计算机(RISC)原理而设计的。指令集和相关的译码机制比复杂指令集计算机要简单得多。这样的简化实现了：* 高的指令吞吐量* 出色的实时中断响应* 小的高性价比的处理器宏单元1.1.1 指令流水线ARM7TDMI-S 处理器使用流水线来增加处理器指令流的速度。这样可使几个操作同时进行，并使处理和存储器系统连续操作。流水线使用3 个阶段，因此指令分3 个阶段执行。* 取指* 译码* 执行3 阶段流水线如图1-1 所示。注：程序计数器(PC)指向被取指的指令，而不是指向正在执行的指令。在正常操作过程中，在执行一条指令的同时对下一条指令进行译码，并将第三条指令从存储器中取出。1.1.2 存储器访问ARM7TDMI-S 处理器使用了冯诺依曼（Von Neumann ）结构， 指令和数据共用一条32 位总线。只有装载存储和交换指令可以对存储器中的数据进行访问。数据可以是8 位字节16 位半字或者32 位字。字必须分配为占用4 字节，而半字必须分配为占用2字节。1.1.3 存储器接口ARM7TDMI-S 处理器的存储器接口可以使潜在的性能得到实现，这样减少了存储器的使用。对速度有严格要求的控制信号使用流水线，这样使系统控制功能以标准的低功耗逻辑实现。这些控制信号使许多片内和片外存储器技术所支持的“快速突发访问模式”得到充分利用。ARM7TDMI-S 处理器的存储器周期有4 种基本类型* 内部周期* 非连续的周期* 连续的周期* 协处理器寄存器传输周期1.2 ARM7TDMI-S 的结构ARM7TDMI-S 处理器有两个指令集* 32 位ARM 指令集* 16 位Thumb 指令集ARM7TDMI-S 处理器使用了ARM 结构v4T。关于ARM 和Thumb 指令集的详细信息请参阅ARM体系结构参考手册1.2.1 指令压缩传统的微处理器结构对于指令和数据有相同的带宽。因此，和16 位结构相比，32 位结构处理32 位数据具有更高的性能，并且在寻址更大的地址空间时要有效得多。16 位结构比32 位结构具有更高的代码密度，并且超过32 位结构50%的性能。Thumb 在32 位结构上实现了16 位的指令集，这样可提供：* 比16 位结构更高的性能* 比32 位结构更高的代码密度1.2.2 Thumb 指令集Thumb 指令集是最通用的ARM指令的子集。Thumb 指令长度为16 位，每条指令都对应一条32 位ARM指令，它对处理器模型有相同的效果。Thumb 指令使用标准的ARM 寄存器配置进行操作，这样ARM 和Thumb 状态之间具有极好的互用性在执行方面，Thumb 具有32 位内核所有的优点：* 32 位地址空间* 32 位寄存器* 32 位移位器和算术逻辑单元(ALU)* 32 位存储器传输Thumb 因此提供了长的分支范围，强大的算术操作和巨大的地址空间。Thumb 代码仅为ARM 代码规模的65% 但其性能却相当于连接到16 位存储器系统的ARM 处理器性能的160%，因此Thumb 使ARM7TDMI-S 处理器非常适用于那些只有有限的存储器带宽并且代码密度很高的嵌入式应用。16 位Thumb 和32 位ARM 指令集使设计者极大的灵活性，使他们可以根据各自应用的需求，在子程序一级上实现对性能或者代码规模的优化。例如，应用中的快速中断和DSP 算法可使用完全的ARM 指令集编写并使用Thumb 代码连接。1.3 ARM7TDMI-S 模块内核和功能框图ARM7TDMI-S 处理器结构内核和功能框图见下* ARM7TDMI-S 模块见图1-2* ARM7TDMI-S 内核见图1-3* ARM7TDMI-S 功能框图见图1-4注：数据总线上没有双向路径，图1-2 对这些作了简化。1.4 ARM7TDMI-S 指令集汇总该节提供了ARM 和Thumb 指令集的汇总：* ARM 指令汇总* Thumb 指令汇总指令集详见ARM 体系结构参考手册。1.5 Rev 3a 和Rev 4 之间的差异：ARM7TDMI-S(Rev 4)的变更见下面的章节* 增加的EmbeddedICE-RT 逻辑* 改进的调试通信通道(DCC)带宽* 通过JTAG 对DCC 进行访问* TAP 控制器ID 寄存器* 更加有效的多路传输1.5.1 增加的EmbeddedICE-RT 逻辑EmbeddedICE-RT 对ARM7TDMI-S(Rev 3)当中的EmbeddedICE 逻辑作了改进。EmbeddedICE-RT 可以使您在监控模式下执行调试。在监控模式下，内核在遇到断点或观察点时执行异常处理，并不像在暂停模式中那样进入调试状态。如果内核在遇到断点或观察点时不进入调试状态，它仍然可以像正常情况下一样响应硬件中断请求。如果内核构成了机械系统反馈环的一部分，那么在监控模式下进行调试非常有用，因为如果停止内核会导致系统运转中断。更详细的信息请查阅第5 章 调试您的系统。节电当DBGEN 被拉低时，大部分的EmbeddedICE-RT 逻辑都被禁止以实现最低功耗。程序员模式的改变程序员模式的改变如下：调试控制寄存器增加了两个新的位：Bit4 监控模式使能，使用该位来控制器件对断点或观察点的反应。* 置位时内核执行指令或数据的异常中止。* 当清零时内核进入调试状态。Bit5 EmbeddedICE-RT 禁止 在更改观察点。和断点时使用该位。* 置位时，该位禁止断点和观察点，断点或观察点寄存器可以编程为新的值。* 清零时，新的断点或观察点值生效。协处理器寄存器映射协处理器寄存器映射中的一个新的寄存器（R2） 指示处理器是因为一个真实的中止，还是因为断点或观察点而进入预取指或数据异常中止。更详细的信息请参阅第5 章的中止状态寄存器。1.5.2 改进的调试通信通道(DCC)带宽在ARM7TDMI-S 处理器(Rev 3)中，读取DCC 数据需要对扫描链2 进行两次访问第一次访问，状态位，第二次访问数据本身。为了改进DCC 带宽，在ARM7TDMI-S 处理器(Rev 4)中，读取数据和状态位只需要一次访问。状态位包含在扫描链所读取的地址区域的最低位当中。DCC 控制寄存器中的状态位保持不变以确保向下兼容性。更多信息参考第5 章的调试通信通道一节。1.5.3 通过JTAG 访问DCCDCC 控制寄存器可通过ARM7TDMI-S 处理器(Rev 4)中的JTAG 接口进行控制处理器写操作清零bit0数据读控制位。更多信息请参考第5 章的调试通信通道一节。1.5.4 TAP 控制器ID 寄存器TAP 控制器ID 寄存器值为0x7F1F0F0F。更多信息请参考第5 章的ARM7TDMI-S 器件标识(ID) 代码寄存器一节。第2 章 编程模型这一章讲述ARM7TDMI-S 处理器的编程模型包含以下小节* 关于编程模型* 处理器操作状态* 存储器格式* 指令长度* 数据类型* 操作模式* 寄存器* 程序状态寄存器* 异常* 状态延迟* 复位2.1 关于编程模型ARM7TDMI-S 处理器内核使用ARM v4T 结构实现，该结构包含32 位ARM 指令集和16 位Thumb 指令集。在ARM 体系结构参考手册中详细讲述了编程模型。2.2 处理器操作状态ARM7TDMI-S 处理器有两种操作状态：ARM 状态 32 位，这种状态下执行的是字方式的ARM 指令Thumb 状态 16位，半字方式的Thumb 指令在Thumb 状态中，程序计数器（PC ）使用bit1 来选择切换半字。注：ARM 和Thumb 状态间的切换并不影响处理器模式或寄存器内容。2.2.1 状态切换您可以使用BX 指令将ARM7TDMI-S 内核的操作状态在ARM 状态和Thumb 状态之间进行切换详见ARM 体系结构参考手册。所有的异常处理都在ARM 状态中执行。如果异常发生在Thumb 状态中，处理器会返回ARM 状态。在异常处理返回时自动切换回Thumb 状态。2.3 存储器格式ARM7TDMI-S 处理器将存储器看作是一个从0 开始的线性递增的字节集合* 字节0 到3 保存第1 个存储的字* 字节4 到7 保存第2 个存储的字* 字节8 到11 保存第3 个存储的字ARM7TDMI-S 处理器可以将存储器中的字以下列格式存储* 大端（Big-endian ）格式* 小端（Little-endian ）格式2.3.1 大端格式在大端格式中ARM7TDMI-S 处理器将最高位字节保存在最低地址字节，最低位字节保存在最高地址字节，因此存储器系统字节0 连接到数据线31 24。2.3.2 小端格式在小端格式中一个字当中最低地址的字节被看作是最低位字节，最高地址字节被看作是最高位字节。因此存储器系统字节0 连接到数据线7 0。如图2-2 所示。2.4 指令长度指令长度为下面两种之一* 32 位长度（在ARM 状态中）* 16 位长度（在Thumb 状态中）2.5 数据类型ARM7TDMI-S 处理器支持下列数据类型* 字32 位* 半字16 位* 字节8 位您必须这样进行分配* 字量必须分配为占用4 个字节* 半字量必须分配为占用2 个字节* 字节量可放置在任何一个字节内2.6 操作模式ARM7TDMI-S 处理器具有7 种操作模式* 用户模式 这是ARM 程序通常执行的状态，用于执行大多数应用程序。* 快速中断（FIQ）模式 支持数据传输或通道处理。* 中断（IRQ）模式 用于通用中断处理。* 超级用户模式 是操作系统一种受保护的模式。* 中止模式 在数据或指令预取指中止时进入该模式。* 系统模式 是操作系统一种特许的用户模式。* 未定义模式 当执行未定义的指令时进入该模式。除了用户模式之外其它模式都被归为特权模式。特权模式用于服务中断异常或者访问受保护的资源。2.7 寄存器ARM7TDMI-S 处理器总共有37 个寄存器* 31 个通用32 位寄存器* 6 个状态寄存器这些寄存器并不是在同一时间全都可以被访问的。处理器状态和操作模式决定了程序员可以访问哪些寄存器。2.7.1 ARM 状态寄存器集在ARM 状态中16 个通用寄存器和1 个或2 个状态寄存器可在任何时候同时被访问。在特权模式中与模式相关的分组寄存器可以被访问。图2-3 所示为每种模式所能访问的寄存器。ARM 状态寄存器集包含16 个可直接访问的寄存器r0 r15。一个附加的寄存器当前程序状态寄存器（CPSR）包含条件代码标志和当前模式位，寄存器r0 r13 为保存数据或地址值的通用寄存器，寄存器r14和r15 具有下面的特殊功能连接寄存器 寄存器14 作为一个子程序连接寄存器（LR）当执行连接分支（BL） 指令时，r14 接收r15 的备份。在其它时候可将r14 当成一个通用寄存器对应的分组寄存器r14_svc, r14_irq, r14_fiq,r14_abt 和r14_und 与之相似，当发生中断和异常或者当中断或异常，子程序中的BL指令执行，时用于保存r15 的返回值。程序计数器 寄存器15 用于保存程序计数器PC在ARM 状态中r15 中的bits1:0为0 bits31:2包含PC 值。在Thumb 状态中bit0为0 bits31:1包含PC 值在特权模式中另外一个寄存器被保存的程序状态寄存器（SPSP） 可以被访问。它包含了条件代码标志和作为异常的结果所保存的模式位，此异常导致进入当前模式，关于程序状态寄存器的描述见后面的章节分组寄存器有一个模式标识符，用于指示它们被映射到哪个用户模式寄存器。这些模式标识符如表2-1所示：FIQ 模式有7 个分组寄存器，分别映射到r8 r14 （r8_fiq r14_fiq）在ARM 状态中，大多数FIQ 处理程序都不必保存任何寄存器。用户，IRQ ，超级用户，中止和未定义模式各有2 个分组寄存器，分别映射到r13 和r14，每种模式允许有一个专用的堆栈指针和LR。图2-3 所示为ARM 状态寄存器。2.7.2 Thumb 状态寄存器集Thumb 状态寄存器集时ARM 状态集的子集，程序员可直接访问：* 8 个通用寄存器r0 r7* PC* 堆栈指针SP* 连接寄存器LR* CPSR每个特权模式都有分组的SP LR 和SPSR， 该寄存器集如图2-4 所示。2.7.3 ARM 状态寄存器和Thumb 状态寄存器之间的关系Thumb 状态寄存器与ARM 状态寄存器有如下的关系：* Thumb 状态r0 r7 与ARM 状态r0 r7 相同* Thumb 状态CPSR 和SPSR 与ARM 状态CPSR 和SPSR 相同* Thumb 状态SP 映射到ARM 状态r13* Thumb 状态LR 映射到ARM 状态r14* Thumb 状态PC 映射到ARM 状态PC(r15)这些关系如图2-5 所示：注：寄存器r0 r7 为低寄存器，寄存器r8 r15 为高寄存器2.7.4 在Thumb 状态中访问高寄存器在Thumb 状态中高寄存器r8 r15 不是标准寄存器集的一部分。汇编语言程序员对它们的访问受到限制，但可以将它们用于快速暂存可以使用MOV 指令的特殊变量将一个值从低寄存器（r0 r7） 转移到高寄存器，或者从高寄存器到低寄存器CMP 指令可用于比较高寄存器和低寄存器的值。ADD 指令可用于将高寄存器的值与低寄存器的值相加，详细信请参考ARM 体系结构参考手册。程序状态寄存器ARM7TDMI-S 内核包含1 个CPSR 和5 个SPSR 供异常处理程序使用。程序状态寄存器：* 保持条件代码标志* 控制中断的使能和禁止* 设置处理器操作模式位的分配如图2-6 所示注：为了保持与将来的ARM 处理器兼容，并且作为一种良好的习惯，在更改CPSR 时，我们强烈建议您使用读写修改的方法。2.8.1 条件代码标志N, Z, C 和V 位都是条件代码标志。可以通过算术和逻辑操作来设置这些位。这些标志还可通过MSR和LDM 指令进行设置。ARM7TDMI-S 处理器对这些位进行测试以决定是否执行一条指令。在ARM 状态中，所有指令都可按条件来执行。在Thumb 状态中只有分支指令可条件执行。更详细的信息请参考ARM 体系结构参考手册。2.8.2 控制位PSR 的最低8 位为控制位，它们分别是* 中断禁止位* T 位* 模式位当发生异常时，控制位改变，当处理器在一个特权模式下操作时，可用软件操作这些位。中断禁止位I 和F 位都是中断禁止位* 当I 位置位时，IRQ 中断被禁止* 当F 位置位时，FIQ 中断被禁止T 位T 位反映了正在操作的状态* 当T 位置位时，处理器正在Thumb 状态下运行* 当T 位清零时，处理器正在ARM 状态下运行操作状态通过CPTBIT 外部信号反映。警告：绝对不要强制改变CPSR 寄存器中的T 位。如果这样做，处理器会进入一个无法预知的状态。模式位M4, M3, M2, M1 和M0 位（M4:0 ）都是模式位。这些位决定处理器的操作模式，见表2-2 ，不是所有模式位的组合都定义了有效的处理器模式，因此请小心不要使用表中所没有列出的组合。注：如果将非法值写入M4:0中，处理器将进入一个无法恢复的模式。2.8.3 保留位PSR 中的保留位被保留将来使用，当改变PSR 标志和控制位时，请确认没有改变这些保留位。另外请确保您的程序不依赖于包含特定值的保留位，因为将来的处理器可能会将这些位设置为1 或者0。2.9 异常只要正常的程序流被暂时中止，处理器就进入异常模式。例如响应一个来自外设的中断。在处理异常之前，ARM7TDMI-S 内核保存当前的处理器状态，这样当处理程序结束时可以恢复执行原来的程序。如果同时发生两个或更多异常，那么将按照固定的顺序来处理异常，见异常优先级一节。该节将会详细讲述ARM7TDMI-S 处理器的异常处理* 异常入口/出口汇总* 进入异常* 退出异常2.9.1 异常入口/出口汇总表2-3 所示为异常入口处变量r14 所保存的PC 值以及退出异常处理程序所推荐使用的指令。2.9.2 进入异常当处理异常时，ARM7TDMI-S 内核会：1. 在适当的LR 中保存下一条指令的地址。当异常入口来自：2. ARM 状态ARM7TDMI-S 将下一条指令的地址复制到LR 中（当前PC+4 或PC+8 取决于异常的类型）Thumb 状态ARM7TDMI-S 将PC 加偏移值（PC+4 或PC+8 取决于异常的类型）写入LR当进入异常时，异常处理程序不必确定状态。例如在SWI 情况下，MOVS PC,r14_svc 总是返回到下一条指令，而不管SWI 是在ARM 还是在Thumb 状态下执行。2. 将CPSR 复制到适当的SPSR。3. 根据异常将CPSR 模式强制设为某一值。4. 强制PC 从相关的异常向量处对下一条指令取指。ARM7TDMI-S 内核在中断异常时置位中断禁止标志，这样可防止不受控制的异常嵌套。注：异常总是在ARM 状态中进行处理。当处理器处于Thumb 状态时发生了异常，在异常向量地址装入PC 时，会自动切换到ARM 状态。2.9.3 退出异常当异常结束时，异常处理程序必须：1. 将LR 中的值减去偏移量后移入PC，偏移量根据异常的类型而有所不同，见表2-32. 将SPSR 的值复制回CPSR。3. 清零在入口置位的中断禁止标志。注：恢复CPSR 的动作会将T, F 和I 位自动恢复为异常发生前的值。2.9.4 快速中断请求快速中断请求(FIQ)异常支持数据转移或通道处理。在ARM 状态中，FIQ 模式有8 个专用的寄存器可用来满足寄存器保护的需要（这是上下文切换的最小开销）将nFIQ 信号拉低可实现外部产生FIQ。不管异常入口是来自ARM 状态还是Thumb 状态，FIQ 处理程序都会通过执行下面的指令从中断返回：SUBS PC,R14_fiq,#4在一个特权模式中，可通过置位CPSR 中的F 标志来禁止FIQ 异常。当F 标志清零时，ARM7TDMI-S在每条指令结束时检测FIQ 同步器输出端的低电平。2.9.5 中断请求中断请求（IRQ） 异常是一个由nIRQ 输入端的低电平所产生的正常中断，IRQ 的优先级低于FIQ。对于FIQ 序列它是被屏蔽的。任何时候在一个特权模式下，都可通过置位CPSR 中的I 位来禁止IRQ,。不管异常入口是来自ARM 状态还是Thumb 状态，IRQ 处理程序都会通过执行下面的指令从中断返回：SUBS PC,R14_irq,#42.9.6 中止中止表示当前存储器访问不能被完成。这是通过外部ABORT 输入指示的。不管异常入口是来自ARM状态还是Thumb 状态，FIQ 处理程序都会通过执行下面的指令从中断返回：SUBS PC,R14_fiq,#4 在存储器访问周期结束时检测中止异常。有两种类型的中止* 预取指中止 发生在指令预取指过程中* 数据中止 发生在对数据访问时预取指中止当发生预取指中止时，ARM7TDMI-S 内核将预取的指令标记为无效，但在指令到达流水线的执行阶段时才进入异常。如果指令在流水线中因为发生分支而没有被执行，中止将不会发生。在处理中止的原因之后，不管处于哪种处理器操作状态，处理程序都会执行下面的指令：SUBS PC,R14_abt,#4这个动作恢复了PC 和CPSR 并重试被中止的指令。数据中止当发生数据中止时根据指令的类型产生不同的动作：* 数据转移指令（LDR,STR） 回写到被修改的基址寄存器。中止处理程序必须注意这一点。* 交还指令（SWP） 中止好像没有被执行过一样中止必须发生在（SWP） 指令进行读访问时* 块数据转移指令（LDM,STM） 完成。当回写被设置时。基址寄存器被更新，在指示出现中止后，ARM7TDMI-S 内核防止所有寄存器被覆盖。这意味着ARM7TDMI-S 内核总是会保护被中止的LDM 指令中的r15 （总是最后一个被转移的寄存器）。中止的机制使指令分页的虚拟存储器系统能够被实现。在这样一个系统中，处理器允许产生仲裁地址。当某一地址的数据无法访问时，存储器管理单元（MMU） 通知产生了中止，中止处理程序必须找出中止的原因，使请求的数据可以被访问并重新执行被中止的指令。应用程序不必知道可用存储器的数量，也不必知道它的被中止时所处的状态。在修复产生中止的原因后，不管处于哪种处理器操作状态，处理程序都必须执行下面的返回指令：SUBS PC,R14_abt,#8这个动作恢复了PC 和CPSR 并重试被中止的指令：2.9.7 软件中断指令软件中断(SWI)用于进入超级用户模式，通常用于请求一个特定的超级用户函数。SWI 处理程序通过执行下面的指令返回：MOVS PC,R14_svc这个动作恢复了PC 和CPSR 并返回到SWI 之后的指令。SWI 处理程序读取操作码以提取SWI 函数编号。2.9.8 未定义的指令当ARM7TDMI-S 处理器遇到一条系统内任何协处理器都无法处理的指令时，ARM7TDMI-S 内核执行未定义指令陷阱。软件可使用这一机制通过仿真未定义的协处理器指令来扩展ARM 指令集。注：ARM7TDMI-S 处理器完全遵循ARM 结构v4T ，可以捕获所有分类未被定义的指令位格式。在防止失败的指令后，捕获处理器执行下面的指令：MOVS PC,R14_und这个动作恢复了PC 和CPSR 并返回到未定义指令之后的指令。关于未定义指令更详细的信息请参考ARM 体系结构参考手册。2.9.9 异常向量表2-4 所示位异常向量地址，在表中，I 和F 表示先前的值。2.9.10 异常优先级当多个异常同时发生时一个固定的优先级系统决定它们被处理的顺序：1. 复位（最高优先级）2. 数据中止3. FIQ4. IRQ5. 预取指中止6. 未定义指令7. SWI （最低优先级）有些异常不能一起发生* 未定义的指令和SWI 异常互斥。它们分别对应于当前指令的一个特定（非重叠译码）*当FIQ 使能并且在发生FIQ 的同时产生了一个数据中止，ARM7TDMI-S 内核进入数据中止处理程序，然后立即转到FIQ 向量。从FIQ 的正常返回使数据中止处理程序恢复执行。数据中止的优先级必须高于FIQ 以确保数据转移错误不会被漏过。必须将异常入口的时间增加到系统中最坏情况下FIQ 的延迟时间。2.10 中断延迟中断延迟被描述为* 最大中断延迟* 最小中断延迟2.10.1 最大中断延迟当FIQ 使能时，最坏情况下FIQ 的延迟时间包含* Tsyncmax，请求通过同步器的最长时间。Tsyncmax 为2 个处理器周期。* Tldm 最长的指令执行需要的时间（最长的指令是装载包括PC 在内所有寄存器的LDM 指令）Tldm 在零等待状态系统中的执行时间为20 个周期。*Texc 数据中止入口的时间，Texc 为3 个周期* Tfiq FIQ 入口的时间，Tfiq 为2 个周期因此总的延迟时间为27 个周期，在系统使用40MHz 处理器时钟时，略微小于0.7 微妙。在此时间结束后，ARM7TDMI-S 执行位于0x1c 处的指令。最大的IRQ 延迟时间与之相似，但必须考虑到这样一个事实，即有更高优先级的FIQ 可能会因为仲裁的时间而延迟IRQ 处理程序的进入。2.10.2 最小中断延迟FIQ 或IRQ 的最小中断延迟是请求通过同步器的时间Tsyncmin 加上Tfiq（ 4 个处理器周期）2.11 复位当nRESET 信号被拉低时ARM7TDMI-S 处理器放弃正在执行的指令当nRESET 信号再次变为高电平时，nRESET 处理器1. 强制M4:0变为b10011 （超级用户模式）2. 置位CPSR 中的I 和F 位3. 清零CPSR 中的T 位4. 强制PC 从地址0x00 开始对下一条指令进行取指。5. 返回到ARM 状态并恢复执行在复位后，除PC 和CPSR 之外的所有寄存器的值都不确定。第3 章 存储器接口这一章讲述ARM7TDMI-S 处理器的存储器接口，包含以下内容：* 关于存储器接口* 总线接口信号* 总线周期类型* 寻址信号* 数据定时信号* 使用CLKEN 控制总线周期3.1 关于存储器接口ARM7TDMI-S 处理器采用冯诺曼（Von Neumann） 结构，指令和数据共用一条32 位数据总线，只有装载保存和交换指令可访问存储器中的数据ARM7TDMI-S 处理器支持4 种基本类型的存储器周期* 非连续* 连续* 内部* 协处理器寄存器传递3.2 总线接口信号ARM7TDMI-S 处理器总线接口的信号可分成4 类* 时钟和时钟控制* 地址分类信号* 存储器请求信号* 数据定时信号时钟和时钟控制信号为* CLK* CLKEN* nRESET地址分类信号* ADDR31:0* WRITE* SIZE1:0* PROT1:0* LOCK存储器请求信号为* TRANS1:0数据定时信号为* WDATA31:0* RDATA31:0* ABORT每个信号组都共用相同的总线接口周期时序关系。ARM7TDMI-S 处理器总线接口中的所有信号都产生或采样自CLK 的上升沿。总线周期可通过使用CLKEN 信号进行延长。该信号的介绍见使用CLKEN 控制总线周期一节。这一章的所有其它节所描述的都是一个CLKEN 永远为高电平的简单系统3.3 总线周期类型ARM7TDMI-S 处理器总线接口采用流水线结构，因此地址分类信号和存储器请求信号都在前一个总线周期内广播，这样可使一个存储器周期用最大时间对地址进行译码并响应访问请求。单个的存储器周期如图3-1 所示ARM7TDMI-S 处理器总线接口可执行4 种不同类型的存储器周期。这些类型通过TRANS1:0信号指示。存储器周期类型在TRANS1:0信号上的编码见表3-1。ARM7TDMI-S 处理器的存储器控制器只在N 周期或S 周期负责存储器的访问。ARM7TDMI-S 处理器有4 种基本类型的处理器周期：非连续周期在此周期中，ARM7TDMI-S 内核请求与一个地址进行数据传送，该地址与前一个周期所使用的地址无关。连续周期在此周期中，ARM7TDMI-S 内核请求与一个地址进行数据传送，该地址比前一个周期所使用的地址大一个字或半个字。内部周期在此周期中，ARM7TDMI-S 内核不请求传送因为它正在执行一个内部功能，这时没有有用的预取指能够被执行。协处理器传输周期在此周期中，ARM7TDMI-S 内核使用数据总线与协处理器进行通信，但不请求存储器的任何动作。3.3.1 非连续周期非连续周期是ARM7TDMI-S 处理器总线周期的最简格式，当ARM7TDMI-S 内核请求与一个地址进行数据传送，而该地址与前一个周期所使用的地址无关时，就产生了非连续周期。存储器控制器必须启动一个存储器访问以满足该请求。地址分类信号和TRANS1:0=N 周期都在总线上广播，在下一个总线周期结束时，数据在CPU 和存储器之间进行传输。如图3-2 所示。ARM7TDMI-S 处理器可执行背靠背的非连续存储器周期。例如，执行一个STR 指令。见图3-3。如果您正在设计一个ARM7TDMI-S 处理器的存储器控制器，而您的存储器系统无法应付这种情况，那么您必须使用CLKEN 信号延长总线周期，以使存储器系统有足够多的周期可用。3.3.2 连续周期连续周期执行总线上的突发串传输，可以使用此信息优化存储器控制器与突发串存储器件间的接口设计，例如，DRAM在一个连续周期中，ARM7TDMI-S 处理器请求一个存储器位置，该位置是连续突发串的一部分。如果是突发串的第一部分，那么地址与前一个内部周期相同。否则，地址根据前一个周期增加。* 对于一个字突发串的访问，地址加4* 对于一个半字突发串的访问，地址加2字节突发串的访问无法实现一个突发串总是以一个N 周期或一个合并的I-S 周期开始，接下来是S 周期，一个突发串由相同类型的传输组成。ADDR31:0信号在突发串中增加，其它地址分类信号在整个突发串中保持不变。突发串的类型见表3-2。突发串中的所有访问都具有相同的宽度，方向和保护类型。图3-4 所示为突发串访问的一个例子。3.3.3 内部周期在一个内部周期中，ARM7TDMI-S 处理器不请求对存储器进行访问，由于正在执行一个内部功能，这时没有有用的预取指能够被执行。ARM7TDMI-S 处理器有可能广播下一次访问的地址，这样使译码能够开始执行，但存储器控制器不能提交存储器，访问见下一节的描述。3.3.4 合并的I-S 周期ARM7TDMI-S 处理器可以执行对总线的优化，这样可为存储器译码增加额外的时间。这样做的时候，下一个存储器周期的地址在总线的内部周期中广播。这使存储器控制器对地址进行译码，但在这个周期决不会启动存储器的访问。在合并的I-S 周期中，个周期是同一个存储器位置的连续周期，这使访问被提交，而存储器控制器必须启动对存储器的访问。见图3-5。注：当设计一个存储器控制器时，请确保在指向一个不同地址的N 周期跟在I 周期之后时，设计也能工作在发生异常或写PC 时可能会出现这种时序。很重要的一点就是，存储器控制器在I 周期内不提交存储器周期。3.3.5 协处理器寄存器传输周期在一个协处理器寄存器传输周期中，ARM7TDMI-S 处理器使用数据总线与协处理器进行数据传输。这时不需要存储器周期，存储器控制器不会启动处理。协处理器接口在第4 章有详细描述。3.4 寻址信号地址分类信号分为* ADDR31:0* WRITE* SIZE1:0* PROT1:0* LOCK* CPTBIT3.4.1 ADDR31:0ADDR31:0是32 位地址总线，它指定传输的地址。所有地址都为字节地址，因此一个字突发串访问使地址总线每个周期加4。地址总线提供4GB 的线性地址空间，当被通知进行字访问时，存储器系统必须忽略最低两位ADDR1:0，当被通知进行半字访问时，存储器系统必须忽略最低位ADDR0。3.4.2 WRITEWRITE 指定传输的方向。WRITE 为高电平时指示写周期，为低电平时指示读周期，S 周期的突发串总是为读突发串。或写突发串在突发串的中间不能改变方向。3.4.3 SIZE1:0SIZE1:0对传输规格进行编码。ARM7TDMI-S 处理器可传输字半字和字节量。见表3-3 所示的SIZE1:0编码。传输规格在S 周期的突发串中不能改变。注：为ARM7TDMI-S 处理器提供的可写存储器系统必须具有单个的字节写使能，C 编译器和ARM 调试工具链（例如Multi-ICE ）都假设存储器中的仲裁字节可写。如果不提供单个的字节写功能，可能无法使用上述两种工具。3.4.4 PORT1:0PORT1:0对关于传输的信息进行编码。存储器管理单元使用该信号确定访问是否来自一个特权模式是操作码还是数据取指，因此可用它来实现访问允许机制。PORT1:0的编码如表3-4 所示。表3-4 PORT1:0编码3.4.5 LOCKLOCK 向仲裁器指出在总线上正在执行一个微小的操作。LOCK 通常为低电平，但在执行SWP 或SWPB 指令时置为高电平。这些指令执行一个微小的读/写操作并且可以用于实现信号量。3.4.6 CPTBITCPTBIT 指示ARM7TDMI-S 处理器的操作状态* 在ARM 状态中CPTBIT 信号为低电平* 在Thumb 状态中CPTBIT 信号为高电平3.5 数据定时信号数据定时信号在下面的小节中描述* WDATA31:0* RDATA31:0* ABORT3.5.1 WDATA31:0WDATA31:0是写数据总线。所有WDATA31:0处理器的写数据都在该总线上广播，WDATA31:0内核到协处理器的数据传输在C 周期中也使用该总线。在正常环境下，存储器系统必须在写总线周期结束时的CLK 上升沿对WDATA31:0总线进行采样。WDATA31:0的值只在写周期内有效。3.5.2 RDATA31:0RDATA31:0是读数据总线，它供ARM7TDMI-S 内核读取操作码和数据之用。RDATA31:0信号在总线周期结束时的CLK 上升沿被采样。在C 周期中该总线也用于从协处理器向ARM7TDMI-S 内核传输数据。3.5.3 ABORTABORT 指示存储器处理器失败，ABORT 在有效的存储器周期 （S 周期和N 周期内）的总线周期结束时被采样。如果ABORT 在数据访问时被声明，它将使ARM7TDMI-S 处理器执行数据中止陷阱。如果在操作码取指时声明，中止将沿着流水线被跟踪。如果指令已被执行则执行预取指中止陷阱。ABORT可被存储器管理系统用来实现一个基本的存储器保护机制或一个指令分页的虚拟存储器系统。3.5.4 字节和半字访问ARM7TDMI-S 处理器通过SIZE1:0信号指示传输数据的规格。其编码见表3-5为了能够使用C 编译器和ARM 调试工具链（例如Multi-ICE）， 基于ARM7TDMI-S 处理器系统中所有的可写存储器都支持对单个字节的写操作。ARM7TDMI-S 处