PCB布板经验总结.doc

PCB供电系统2PCB电源供电系统设计概览2直流IR压降3交流电源地阻抗分析4协同设计概念6硬件布板经验谈7时钟线走线7接口走线要求8LVDS布板指导8选择LVDS电缆时应遵循的原则：9PCB Layout中的走线策略10晶振与匹配电容的总结12晶振旁的电阻（并联与串联）13一、石英晶体振荡器的基本原理14二、石英晶体振荡器类型特点14三、石英晶体振荡器的主要参数15四、石英晶体振荡器的发展趋势15五、石英晶体振荡器的应用16晶振的负载电容16电力系统电压名称术语17PCB 50问29PCB供电系统当今，在没有透彻掌握芯片、封装结构及PCB的电源供电系统特性时，高速电子系统的设计是很难成功的。事实上，为了满足更低的供电电压、更快的信号翻转速度、更高的集成度和许多越来越具有挑战性的要求，很多走在电子设计前沿的公司在产品设计过程中为了确保电源和信号的完整性，对电源供电系统的分析投入了大量的资金，人力和物力。电源供电系统(PDS)的分析与设计在高速电路设计领域，特别是在计算机、半导体、通信、网络和消费电子产业中正变得越来越重要。随着超大规模集成电路技术不可避免的进一步等比缩小，集成电路的供电电压将会持续降低。随着越来越多的生产厂家从130nm技术转向90nm技术，可以预见供电电压会降到1.2V，甚至更低，而同时电流也会显著地增加。从直流IR压降到交流动态电压波动控制来看，由于允许的噪声范围越来越小，这种发展趋势给电源供电系统的设计带来了巨大的挑战。PCB电源供电系统设计概览通常在交流分析中，电源地之间的输入阻抗是用来衡量电源供电系统特性的一个重要的观测量。对这个观测量的确定在直流分析中则演变成为IR压降的计算。无论在直流或交流的分析中，影响电源供电系统特性的因素有：PCB的分层、电源板层平面的形状、元器件的布局、过孔和管脚的分布等等。图1：PCB上一些常见的会增加电流路径阻性的物理结构设计。电源地之间的输入阻抗概念就可以应用在对上述因素的仿真和分析中。比如，电源地输入阻抗的一个非常广泛的应用是用来评估板上去耦电容的放置问题。随着一定数量的去耦电容被放置在板上，电路板本身特有的谐振可以被抑制掉，从而减少噪声的产生，还可以降低电路板边缘辐射以缓解电磁兼容问题。为了提高电源供电系统的可靠性和降级系统的制造成本，系统设计工程师必须经常考虑如何经济有效地选择去耦电容的系统布局。高速电路系统中的电源供电系统通常可以分成芯片、集成电路封装结构和PCB三个物理子系统。芯片上的电源栅格由交替放置的几层金属层构成，每层金属由X或Y方向的金属细条构成电源或地栅格，过孔则将不同层的金属细条连接起来。对于一些高性能的芯片，无论内核或是IO的电源供电都集成了很多去耦单元。集成电路封装结构，如同一个缩小了的PCB，有几层形状复杂的电源或地平板。在封装结构的上表面，通常留有去耦电容的安装位置。PCB则通常含有连续的面积较大的电源和地平板，以及一些大大小小的分立去耦电容元件，及电源整流模块(VRM)。邦定线、C4凸点、焊球则把芯片、封装和PCB连接在了一起。整个电源供电系统要保证给各个集成电路器件提供在正常范围内稳定的电压。然而，开关电流和那些电源供电系统中寄生的高频效应总是会引入电压噪声。其电压变化可以由下式计算得到：这里V是在器件处观测到的电压波动，I是开关电流。Z是在器件处观测到的整个电源供电系统电源与地之间的输入阻抗。为了减小电压波动，电源与地之间要保持低阻。在直流情况下，由于Z变成了纯电阻，低阻就对应了低的电源供电IR压降。在交流情况下，低阻能使开关电流产生的瞬态噪声也变小。当然，这就需要Z在很宽的频带上都要保持很小。图2：Sigrity PowerDC计算得到电源板层上的电流分布。注意到电源和地通常用来作为信号回路和参考平面，因此电源供电系统与信号分布系统之间有着很紧密的关系。然而，由于篇幅的限制，同步开关噪声(IO SSO)引入的电源供电系统的噪声现象和电流回路控制问题将不在这里讨论。以下几节将忽略信号系统，而单纯注重电源供电系统的分析。直流IR压降由于芯片的电源栅格(Power Grid)的特征尺寸很小(几微米甚至更小)，芯片内的电阻损耗严重，因此芯片内的IR压降已经被广泛地研究。而在下面几种情况下，PCB上的IR压降(在几十到几百毫伏的范围内)对高速系统设计同样会有较大的影响。电源板层上有Swiss-Chess结构、Neck-Down结构和动态布线造成的板平面被分割等情况(图1)；电源板层上电流通过的器件管脚、过孔、焊球、C4凸点的数量不够，电源平板厚度不足，电流通路不均衡等；系统设计需要低电压、大电流，又有较紧的电压浮动的范围。图3：包括和不包括电源整流模块的平板对输入阻抗。例如，一个高密度和高管脚数的器件由于有大量的过孔和反焊盘，在芯片封装结构及PCB的电源分配层上往往会形成所谓的Swiss-Chess结构效应。Swiss-Chess结构会产生很多高阻性的微小金属区域。根据，由于电源供电系统中有这样的高阻电流通路，送到PCB上元器件的电压或电流有可能会低于设计要求。因此一个好的直流IR压降仿真模拟是估计电源供电系统允许压降范围的关键。通过各种各样可能性的分析为布局布线前后提供设计方案或规则。布线工程师、系统工程师、信号完整性工程师和电源设计工程师还可以将IR压降分析结合在约束管理器(constraint manager)中，作为对PCB上每一个电源和地网表进行设计规则核查的最终检验工具(DRC)。这种通过自动化软件分析的设计流程可以避免靠目测，甚至经验所不能发现的复杂电源供电系统结构上的布局布线问题。图2展示了IR压降分析可以准确地指出一高性能PCB上电源供电系统中关键电压电流的分布。交流电源地阻抗分析很多人知道一对金属板构成一个平板电容器，于是认为电源板层的特性就是提供平板电容以确保供电电压的稳定。在频率较低，信号波长远远大于平板尺寸时，电源板层与地板的确构成了一个电容。然而，当频率升高时，电源板层的特性开始变得复杂了。更确切地说，一对平板构成了一个平板传输线系统。电源与地之间的噪声，或与之对应的电磁场遵循传输线原理在板之间传播。当噪声信号传播到平板的边缘时，一部分高频能量会辐射出去，但更大一部分能量会反射回去。来自平板不同边界的多重反射构成了PCB中的谐振现象。图4：三种设置情况下 PowerSI计算得到的PCB输入阻抗曲线。(a)不包含电源整流模块；(b)包含电源整流模块；(c)包含电源整流模块和一些去耦电容。在交流分析中，PCB的电源地阻抗谐振是个特有的现象。图3展示了一对电源板层的输入阻抗。为了比较，图中还画了一个纯电容和一个纯电感的阻抗特性。板的尺寸是30cm×20cm，板间间距是100um，填充介质是FR4材料。板上的电源整流模块用一个3nH的电感来代替。显示纯电容阻抗特性的是一个20nF的电容。从图上可以看出，在板上没有电源整流模块时，在几十兆的频率范围内，平板的阻抗特性(红线)和电容(蓝线)一样。在100MHz以上，平板的阻抗特性呈感性(沿着绿线)。到了几百兆的频率范围后，几个谐振峰的出现显示了平板的谐振特性，这时平板就不再是纯感性的了。至此，很明显，一个低阻的电源供电系统(从直流到交流)是获得低电压波动的关键：减少电感作用，增加电容作用，消除或降低那些谐振峰是设计目标。为了降低电源供电系统的阻抗，应遵循以下一些设计准则：1. 降低电源和地板层之间的间距；2. 增大平板的尺寸；3. 提高填充介质的介电常数；4. 采用多对电源和地板层。然而，由于制造或一些其他的设计考虑，设计工程师还需要用一些较为灵活的有效的方法来改变电源供电系统的阻抗。为了减小阻抗并且消除那些谐振峰，在PCB上放置分立的去耦电容便成为常用的方法。图4显示了在三种不同设置下，用Sigrity PowerSI计算得到的电源供电系统的输入阻抗：a. 没有电源整流模块，没有去耦电容放置在板上。b. 电源整流模块用短路来模拟，没有去耦电容放置在板上。c. 电源整流模块用短路来模拟，去耦电容放置在板上。从图中可见，例子a蓝线，在集成电路芯片的位置处观测到的电源供电系统的输入阻抗在低频时呈现出容性。随着频率的增加，第一个自然谐振峰出现在800MHz的频率处。此频率的波长正对应了电源地平板的尺寸。例子b的绿线，输入阻抗在低频时呈现出感性。这正好对应了从集成电路芯片的位置到电源整流模块处的环路电感。这个环路电感和平板电容一起引入了在200MHz的谐振峰。例子c的红线，在板上放置了一些去耦电容后，那个200MHz的谐振峰被移到了很低的频率处(<20MHz)，并且谐振峰的峰值也降低了很多。第一个较强的谐振峰则出现在大约1GHz处。由此可见，通过在PCB上放置分立的去耦电容，电源供电系统在主要的工作频率范围内可以实现较低的并且是平滑的交流阻抗响应。因此，电源供电系统的噪声也会很低。图5：针对不同结构仿真计算得到的输入阻抗。不考虑芯片和封装结构(红线)；考虑封装结构(蓝线)；考虑芯片、封装和电路板(绿线)。在板上放置分立的去耦电容使得设计师可以灵活地调整电源供电系统的阻抗，实现较低的电源地噪声。然而，如何选择放置位置、选用多少以及选用什么样的去耦电容仍旧是一系列的设计问题。因此，对一个特定的设计寻求最佳的去耦解决方案，并使用合适的设计软件以及进行大量的电源供电系统的仿真模拟往往是必须的。协同设计概念图4实际上还揭示了另一个非常重要的事实，即PCB上放置分立的去耦电容的作用频率范围仅仅能达到几百兆赫兹。频率再高，每个分立去耦电容的寄生电感以及板层和过孔的环路电感(电容至芯片)将会极大地降低去耦效果，仅仅通过PCB上放置分立的去耦电容是无法进一步降低电源供电系统的输入阻抗的。从几百兆赫兹到更高的频率范围，封装结构的电源供电系统的板间电容，以及封装结构上放置的分立去耦电容将会开始起作用。到了GHz频率范围，芯片内电源栅格之间的电容以及芯片内的去耦电容是唯一的去耦解决方案。图5显示了一个例子，红线是一个PCB上放置一些分立的去耦电容后得到的输入阻抗。第一个谐振峰出现在600MHz到700MHz。在考虑了封装结构后，附加的封装结构的电感将谐振峰移到了大约450MHz处，见蓝线。在包括了芯片电源供电系统后，芯片内的去耦电容将那些高频的谐振峰都去掉了，但同时却引入了一个很弱的30MHz谐振峰，见绿线。这个30MHz的谐振在时域中会体现为高频翻转信号的中频包络上的一个电压波谷。芯片内的去耦是很有效的，但代价却是要用去芯片内宝贵的空间和消耗更多的漏电流。将芯片内的去耦电容挪到封装结构上也许是一个很好的折衷方案，但要求设计师拥有从芯片、封装结构到PCB的整个系统的知识。但通常，PCB的设计师无法获得芯片和封装结构的设计数据以及相应的仿真软件包。对于集成电路设计师，他们通常不关心下端的封装和电路板的设计。但显然采用协同设计概念对整个系统、芯片-封装-电路板的电源供电系统进行优化分析设计是将来发展的趋势。一些走在电子设计前沿的公司事实上已经这样做了。硬件布板经验谈时钟线走线 1. 表面层无时钟布线或布线长度=<500mil(关键时钟表层布线=<200mil)；并且要要完整地平面作回 流，未跨分割或跨分割位置已作桥接处理 2. 晶振及时钟驱动电路区域TOP层无其它布线穿过；（这条有时比较难满足） 3. 信号线周围避免有其它信号线，在必要时满足3W原则（两线中心距为线宽的3倍），这点在布 数据线或地址线排线时，一般不作此种方案考虑，而重点考虑时序（等长）。 4. 在可能的情况下，电原层应尽量满足20h原则：即电源层边界相对于地层边界内缩板厚度的20倍*20H规则：由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边缘效应。可以将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。 5. 不同频率时钟之间满足3W原则 *3W规则：为了减少线间窜扰，应保证线间距足够大，当线中心距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。 6. 当时钟信号换层且回流参考平面也改变时，一般在时钟线换层过孔旁布一接地孔 7. 时钟布线与I/O接口、拉手条的间距>=1000mil 8. 时钟线与相邻平面层布线的平等长度<=1000mil 9. 多负载时钟结构尽量采用星形，在实际实现中一般采用在走到多负载点相对中心位置进行等长 分叉方式, 10. SDRAM布线中，SDCLK与DATA的长度相差<=800mil 11. 带状线（中间层走线）的典型传输速度为180ps/inch，微带线(表层走线)为140ps/inch接口走线要求 1. 差分布线规则：并行且等距、同层、等长 2 接口变压器与接口连接器之间的网络长度小于1000mil 3 .跨分割的复位线在跨分割处加桥接措施 4. 接口电路的布线应遵循先防护、后滤波的原则 5. 接口变压器、光耦等隔离器件初、次级互相隔离，无相邻平面等耦合通路，对相应的参考平面隔离宽度大于100mil板的堆叠： 1. 元件层的临近层为地平面，提供器件屏蔽层以及为定层布线层提供参考平面 2. 所有信号层尽可能与地平面相邻 3. 尽量避免2信号层直接相邻 4. 主电源尽可能与其对应地相邻 5. 兼顾层压结构对称性其他布线注意点： 1. 电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号 2. 信号线必须无直角 3. 布线尽可能靠近一个平面，并避免跨分割，若必须跨分割或者无法靠近电源地平面，这些情况仅允许在低速信号线中存在LVDS布板指导LVDS布局&布线应该考虑的因素： 1差分走线； 2. 阻抗匹配； 3. 串扰(crosstalk)：4. 电磁干扰（EMI）； 一：差分走线：1. 使反射尽量最小，并使共模噪声反射尽可能存在；差分走线越近越好；避免差分走线阻抗不均匀（阻抗变化，直角线）；整个走线工程应该保持差分线的宽度保持不变。2. 为了减少倾斜(skew)，两差分线的长度应该保持一致，否则导致终端相位有差异，降低系统的性能。3. 尽量减少信号路径中的过孔(Via)的数量阻抗的不均匀。4. 任何寄生负载（比如：寄生电容）应该在同一差分对中保持一致。5. 应用45°角走线代替90°脚走线。 二： 阻抗匹配： 阻抗不匹配将导致共模噪声的增加并且产生电磁干扰（EMI），所以应该选择一匹配电阻差分线的阻抗相一致。（100Ohm）.1. 在原理发送端的地方放一匹配电阻（100Ohm）;2. 应用0603或者0805尺寸的芯片电阻；3. 终端阻抗终端的距离应小于7mm，尽可能那的靠近接收端； 三：差分信号单端信号的串扰：1. 为了避免单端信号LVDS信号产生串扰，应尽量使二者分层。如果单端信号差分信号走的太近，将会产生共模噪声，从而造成接收端的假出发，降低信号的质量，减少信号的噪声冗余量。2. 如果两者在同一层，应使两者至少相距12mm.VCCGND也应该分开。四：电磁干扰（EMI）： 走线的电磁辐射可以产生横向电磁波，这种波如果逃脱屏蔽就会导致电磁兼容（EMC）的失败。单端传输（比如：CMOS，TTL）所有暴露的线都能产生辐射，横向波伴随在这些走线的周围，一旦逃脱系统就会产生电磁干扰的问题。 LVDS走线彼此能相互消弱电磁波，成对出现，只有在边缘区域才能产生逃逸的现象，因此LVDS走线作为传输系统对单端传输（COMS，TTL）电磁干扰较少。 电磁干扰方面微带线带状线的优点： 微带线差分对下面的地平面的能有效地降低EMI，带状线上下均是地平面，能获得叫好的电磁干扰性能，但是有如下缺点： 1 较长的传输时间（1.5倍于微带线）； 2 需要较多的过孔； 3 要求较多的层； 4 需要的精确的100欧姆的匹配电阻较难实现； 为了更好的耦合电磁波，微带线带状线的尺寸应该满足如下： 图2： 差分对想要较好的耦合需要的条件：S<2W; S2S: 总 的 指 导 原 则 （电源布局）1) 在低频（500600MHz）时，选用FR4材料制造；在更高速度的时候选用GFEK或者Teflon来设计生产。 2) 用旁路电容旁路所有的电源平面，旁路电容的大小由电源噪声的频谱决定，所选用的电容应该能虑去最大功率的部分（通常在100300MHz）。典型的利用10UF，3V的Ta电容。3) 所有的电源的VCC?DCKLKVCCCKOUT管脚应该用0.1、0.01、0.001UF的mica(云母)、Ceramic(磁珠)或者0805尺寸的贴片电容并行连接进行旁路，这些电容应该放在管脚的下面，另外还要加一个2.7UF的电容。4) 尽量使LVDS收发端靠近接线器（Connector）;5) 发端输出脚和连接器之间的走线物理长度应该小于5mm,以此来降低偏斜(Skew); 6) LVDS信号线TTL信号线分层，降低串扰7) LVDS的电源地分层；8) 应用高阻抗低电容的宽带SCOPE探针；9) 使stub的长度尽可能短；10) 如干过孔用来连接电源地平面； LVDS电缆（Cable）: 板和板之间的LVDS信号通过电缆线传输，由于阻抗匹配低延时的要求，一般电缆线不能满足，选择LVDS电缆时应遵循的原则：1. 电缆应满足LVDS阻抗匹配的要求；2. 电缆线应具有较低的延时（Skew）; 3. 两路应该平衡（两路的延时应该相同）； 低速，短距时带状线可以应用；高速，长距时应用双绞线。 应用带状线的时候应该注意： 差分对之间应该用地隔开，且边缘的两路不传送信号。 图3： LVDS也可以用同轴电缆双轴电缆传输，双轴电缆比同轴电缆具有较好的平衡性，因此产生较少的电磁干扰。 图4： 最合适的选择是双绞线，短距离（大约0.5m），选用CAT3平衡双绞线，更长的距离（超过0.5m，速度超过500MHz）用CAT5平衡双绞线。 LVDS连接器： 连接器（Connector）用来连接不同的板之间的LVDS信号，此时连接器的选择有如下规则： 1. 连接器必须是低倾斜，阻抗匹配； 2. 必须有相同长度的导线； 3. 连接器中，差分对应在相邻的接口中； 4. 地管脚应放在差分对之间； 5. 连接器的末端脚应该接地，不能做高PCB Layout中的走线策略 布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。主要从直角走线，差分走线，蛇形线等三个方面来阐述。1 直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)1/2/Z0在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），r指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（r为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直角走线带来的电容效应是极其微小的。由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生EMI，这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的EMI。也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。总的说来，直角走线并不是想象中的那么可怕。至少在GHz以下的应用中，其产生的任何诸如电容，反射，EMI等效应在TDR测试中几乎体现不出来，高速PCB设计工程师的重点还是应该放在布局，电源/地设计，走线设计，过孔等其他方面。当然，尽管直角走线带来的影响不是很严重，但并不是说我们以后都可以走直角线，注意细节是每个优秀工程师必备的基本素质，而且，随着数字电路的飞速发展，PCB工程师处理的信号频率也会不断提高，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。2 差分走线差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。 何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路.在PCB电路设计中，一般差分走线之间的耦合较小，往往只占1020%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。误区二：认为保持等间距比匹配线长更重要。在实际的PCB布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行.PCB差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G以上）IC封装PCB设计中经常会用采用，被称为CPW结构，可以保证严格的差分阻抗控制（2Z0）.差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz以下），EMI也不会是很严重的问题，实验表明，相距500Mils的差分走线，在3米之外的辐射能量衰减已经达到60dB，足以满足FCC的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。3 蛇形线蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。设计者首先要有这样的认识：蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。 那么，蛇形线对信号传输有什么影响呢？走线时要注意些什么呢？其中最关键的两个参数就是平行耦合长度（Lp）和耦合距离（S），很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考第三章对共模和差模串扰的分析。 下面是给Layout工程师处理蛇形线时的几点建议：1 尽量增加平行线段的距离（S），至少大于3H，H指信号走线到参考平面的距离。通俗的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。2 减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。3 带状线（Strip-Line）或者埋式微带线（Embedded Micro-strip）的蛇形线引起的信号传输延时小于微带走线（Micro-strip）。理论上，带状线不会因为差模串扰影响传输速率。4 高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。5 可以经常采用任意角度的蛇形走线，能有效的减少相互间的耦合。6 高速PCB设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。7 有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。晶振与匹配电容的总结匹配电容-负载电容是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑ic输入端的对地电容。一般晶振两端所接电容是所要求的负载电容的两倍。这样并联起来就接近负载电容了。2负载电容是指在电路中跨接晶体两端的总的外界有效电容。他是一个测试条件，也是一个使用条件。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。3一般情况下，增大负载电容会使振荡频率下降，而减小负载电容会使振荡频率升高4负载电容是指晶振的两条引线连接IC块内部及外部所有有效电容之和，可看作晶振片在电路中串接电容。负载频率不同决定振荡器的振荡频率不同。标称频率相同的晶振，负载电容不一定相同。因为石英晶体振荡器有两个谐振频率，一个是串联揩振晶振的低负载电容晶振：另一个为并联揩振晶振的高负载电容晶振。所以，标称频率相同的晶振互换时还必须要求负载电容一至，不能冒然互换，否则会造成电器工作不正常。晶振旁的电阻（并联与串联）一份电路在其输出端串接了一个22K的电阻，在其输出端和输入端之间接了一个10M的电阻，这是由于连接晶振的芯片端内部是一个线性运算放大器，将输入进行反向180度输出，晶振处的负载电容电阻组成的网络提供另外180度的相移，整个环路的相移360度，满足振荡的相位条件，同时还要求闭环增益大于等于1，晶体才正常工作。晶振输入输出连接的电阻作用是产生负反馈，保证放大器工作在高增益的线性区，一般在M欧级，输出端的电阻与负载电容组成网络，提供180度相移，同时起到限流的作用，防止反向器输出对晶振过驱动，损坏晶振。和晶振串联的电阻常用来预防晶振被过分驱动。晶振过分驱动的后果是将逐渐损耗减少晶振的接触电镀，这将引起频率的上升，并导致晶振的早期失效，又可以讲drive level调整用。用来调整drive level和发振余裕度。Xin和Xout的内部一般是一个施密特反相器,反相器是不能驱动晶体震荡的.因此,在反相器的两端并联一个电阻,由电阻完成将输出的信号反向 180度反馈到输入端形成负反馈,构成负反馈放大电路.晶体并在电阻上,电阻与晶体的等效阻抗是并联关系,自己想一下是电阻大还是电阻小对晶体的阻抗影响小大?电阻的作用是将电路内部的反向器加一个反馈回路，形成放大器，当晶体并在其中会使反馈回路的交流等效按照晶体频率谐振，由于晶体的Q值非常高，因此电阻在很大的范围变化都不会影响输出频率。过去，曾经试验此电路的稳定性时，试过从100K20M都可以正常启振，但会影响脉宽比的。晶体的Q值非常高, Q值是什么意思呢？ 晶体的串联等效阻抗是 Ze = Re + jXe, Re<< |jXe|, 晶体一般等效于一个Q很高很高的电感，相当于电感的导线电阻很小很小。Q一般达到10-4量级。避免信号太强打坏晶体的。电阻一般比较大，一般是几百K。串进去的电阻是用来限制振荡幅度的，并进去的两颗电容根据LZ的晶振为几十MHZ一般是在2030P左右，主要用与微调频率和波形，并影响幅度，并进去的电阻就要看 IC spec了，有的是用来反馈的，有的是为过EMI的对策可是转化为 并联等效阻抗后，Re越小，Rp就越大，这是有现成的公式的。晶体的等效Rp很大很大。外面并的电阻是并到这个Rp上的，于是，降低了Rp值 - 增大了Re - 降低了Q关于晶振石英晶体振荡器是高精度和高稳定度的振荡器，被广泛应用于彩电、计算机、遥控器等各类振荡电路中，以及通信系统中用于频率发生器、为数据处理设备产生时钟信号和为特定系统提供基准信号。PCB 50问1、如何选择PCB板材？选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。2、如何避免高频干扰？避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。3、在高速设计中，如何解决信号的完整性问题？信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。4、差分布线方式是如何实现的？差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。5、对于只有一个输出端的时钟信号线，如何实现差分布线？要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。6、接收端差分线对之间可否加一匹配电阻？接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。7、为何差分对的布线要靠近且平行？对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。8、如何处理实际布线中的一些理论冲突的问题1. 基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。 2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号