数字集成电路设计 第1章引论.ppt
第1章 引论,一、数字集成电路设计中的问题,1、随着集成的晶体管数越来越多，设计者遵循比较适合于设计自动化的策略和严格设计方法。早期是一个一个的进行设计的步骤，现在是按层次化方式进行的。什么是层次化方式呢？,尽可能重复使用单元,组成模块,芯片,正如同搭积木,问题：为什么层次化的自动化思想在模拟电路上难以实现？,3、模拟设计时无法对模块进行抽象，它的参数很多，变化的组合很多，所以也就没有单元库，所以设计复杂。,2、为了避免重复设计和重复验证一些常用单元，设计者常利用单元库，这些库不仅包含有版图，而且有描述这些单元行为的完整文件和特征数据。,1、在数字设计中，一个复杂模块的内部细节可以被抽象化并用一个黑盒子或模型来代替。因此设计者可以不必去了解这个黑盒子内部的细节，大大减少了设计的复杂性。,三、为什么在设计自动化可以解决所有的设计问题后，我们还要去关心数字集成电路的设计呢？,原因如下：,1、工艺升级后，而模型库不能直接移植,2、对模块内部的理解。例如数字电路中对一个单元内部的关键是时序路径的寻找,3、以抽象为基础的方法只在一定程度上是正确的。例如一个加法器的性能还与其环境连接方式的影响。,6、对一个设计进行检查和排错需要电路方面的专门知识。,4、工艺尺寸的缩小会使以抽象为基础的模型的其它一些缺陷更为明显。例如时钟分布、电源分布这样的问题更为关键。,5、工艺水平提高导致新的设计问题和约束条件会不断出现。如功耗、器件和互连线寄生参数之间的比例。,数字电路设计中运用的典型抽象层次按抽象程度增加的顺序依次为：,器件、电路、门、功能模块、系统,本书的目的：,1、本书是在数字设计的抽象想象和作为其基础的数字电路及其特点之间建立起一座桥梁。,2、我们从扎实理解电子器件的工作原理和深入分析数字设计的核心元件反相器开始，并逐步把这一知识联系到比较复杂实体的设计，如复合门、数据通路、寄存器、控制器以及存储器。,3、在设计上述的每一个模块时，设计者始终要探讨的是识别出最主要的设计参数、找到应当把他的优化集中在哪个设计部分，以及确定是什么特殊的性质（独特的）,4、我们也将探讨现代数字电路中其他一些普遍性的问题，例如功耗、互连线、时序以及同步问题。,二、数字集成电路的几个设计指标,一、成本（用复杂性和面积来表示）,可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率,IC制造过程将许多完全相同的电路制造在同一个圆片上，在制造完成后将圆片切割成小芯片，经测试后一个个的封装。,芯片成本=圆片成本/（每个圆片的芯片数+芯片成品率）,每个圆片的芯片数理论上是用圆片的面积除以芯片面积，但实际上圆片是圆的，而芯片是方的。所以圆片周边的芯片是不能用的。,芯片的成品率=1+（单位面积的缺陷数*芯片面积）/-,衬底材料和制造过程都会引起缺陷，使芯片失效，取决于制造工艺复杂性的一个参数，它与掩模的数量大致成正比，目前，CMOS工艺有个合适的估计是=3，单位面积缺陷的数是衡量材料和工艺缺陷的一个指标，目前典型值为0.51个缺陷/cm2,因此很大程度上取决于工艺的成熟程度。,例如：12英寸的圆片，芯片尺寸为2.5 cm2,一个缺陷/cm2，=3，求CMOS工艺生产的成品率。,芯片成本=f(芯片面积）4,芯片面积较小的设计往往成品率较高，在超过一定大小后成品率迅速下降，门越小，集成密度就越高，芯片尺寸就越小,一个门中晶体管的树木反映了预期的实现面积，但其它参数（如互连线格局，互连结构的规则性等）也会对面积有影响。,二、功能性和稳定性,1电路响应出现偏离的原因：a,制造过程中存在差异 b,芯片上或芯片外存在的干扰噪声源。对数字电路而言，噪声为指在逻辑节点上不希望发生的电压或电流的变化。,数字系统中的大多数噪声都是内部产生的，噪声的值与信号的摆幅成正比。,如何克服这些噪声干扰是高性能数字电路设计所面临的主要挑战之一。,在一个集成电路中两条并排放置的导线间形成了一个耦合电容和一个互感。因此在其中一条导线上电压或电流的变化会影响其相邻导线上的信号。,2 一个门的稳态参数（静态特性）衡量了该电路对制造过程中发生偏差和噪声干扰的稳定性。,2.1电压传输特性（VTC）,VTC上一个重要的特征点是门阈值电压VT或开关阈值电压VM,VM是VTC曲线与直线Vout=Vin交点，VM是开关特性的中点，它可以在门的输出端短接到输入端得到。,输出信号发生偏离主要与噪声和门输出端的负载（即与输出信号相连的门的数目）引起。,2.2噪声容限,为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。,反相器的电压传输特性,电压与逻辑电平之间的关系,VIH和VIL的定义,串联的反相器门：噪声容限的定义,NML=VIL-VOL,NMH=VOH-VIH,一个门对噪声的灵敏度由NML和NMH来度量的，噪声容限表示所能允许的噪声电平，这一容限应当大于0，并且越大越好。,2.3再生性,原因：各种噪声源经过多级累积并最终使信号电平进入不确定区域。若门有再生性，则可保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个，具有再生性的条件：,不确定区内的增益大于1，而合法区内的增益小于1。,只要一个信号受到噪声的干扰并偏离了额定电平，只要该信号还在噪声容限之内，它后面的门还会继续正常工作。,v0,v1,v2,v3,f(v),finv(v),v0,v1,v2,v3,f(v),finv(v),2.4抗噪声能力,抗噪声能力则表明系统在噪声存在的情况下正确处理和传递信息的能力。许多数字电路，它们的噪声容限很小，但却有很好的抗噪声能力。,噪声容限描述的一个电路超过一个噪声源的能力。,噪声源可分为以下两种类型：,A,与信号摆幅VSW成正比的噪声。它对信号节点的影响用gVsw来表示,B,固定噪声。它对信号节点的影响等于fVNf,VNf是噪声源的幅值，而f是从噪声到信号节点的传递函数,2.5 方向性,一个门的方向性要求它是单向的，即一个输出电平的变化不应当出现在同一电路的任何一个并未改变的输入上。否则输出信号的翻转就会作为噪声信号反射到这个门的输入上，从而影响信号的完整性。,2.6扇入和扇出,扇入较大的门往往比较复杂，会使得静态和动态特性变差,当扇出较大时，所加的负载会使驱动门的动态特性变差。所以许多通用单元和库单元都定义了一个最大扇出数来保证性能。,增加扇出会影响它的逻辑输出电平，通过使负载门的输入电阻尽可能大（即输入电流最小）并保持驱动门的输出电阻较小（即较小负载电流对输出电压的影响）,2.7理想数字门,理想反相器模型的VTC有以下特性：在过度区有无限大的增益，门的阈值位于逻辑摆幅的中点，高电平和低电平噪声容限均等于这一摆幅的一半。理想门的输入和输出阻抗分别为无穷大和0（即门可以有无限制的扇出数）,三 性能,从系统设计者的角度来看，一个数字电路的性能表示了它的计算能力。这一性能同时取决于微处理器的体系结构（如它能并行处理的指令数目）以及逻辑电路的实际设计。,对于一定的工艺和设计，时钟周期的最小值是由许多因数决定的，如信号传播通过逻辑电路所需要的时间，数据出入寄存器所需要的时间以及时钟到达时间的不确定性。,tp定义了对输入端信号变化的响应有多快，它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。,tP=(tPLH+tPHL)/2,对一阶RC网络的传播延时,四 功耗,静态功耗是由它在电源和地之间的静态导电通路或由于漏电流引起的，动态功耗只发生在门开关的瞬间，由于对电容充电以及在电源和地之间有一暂时的电流通路造成的。它正比于开关频率，所以发生开关的次数越多，动态功耗越大。,一个门的传播延时和功耗有关传播延时主要是由一给定数量的能量存放在栅电容上的速度来决定的。功耗越大，门越快，对于给定的工艺和门的拓扑结构，功耗-延时积（PDP）为一常数。,能量延时积（E-D）相当于功耗-延时(PDP)2,
