课程设计（论文）基于VHDL语言的简易逻辑分析仪设计.doc

1 前 言高校电气类及相关专业教学中，实践环节越来越被重视。在数字电路的实验及数字系统的设计中，示波器已远远不能满足教学要求。例如在一些数字电路的研究和实验中，往往需要同时查看多路数字信号的时序关系，甚至有时因为信号不会重复出现，因此只用示波器往往无法完整了解信号的相对关系，在这种场合有台逻辑分析仪就显得相当必要。然而自1973年世界上第一台逻辑分析仪至今，逻辑分析仪的普及率仍然很低，30%以上的数字设计师没有使用逻辑分析仪，80%的高校实验室没有普及逻辑分析仪。最重要的原因在于其高昂的价格。逻辑分析仪昂贵的价格和越来越广泛的应用前景之间的矛盾使逻辑分析仪高精度智能化方向以展，同时也催生了很多降低成本和拓展功能的方案。 逻辑分析仪的主要功能就是分析测量数字系统的逻辑波形和逻辑关系。它利用时钟脉冲采样，在达到预设的触发条件时，将触发前后的状态进贮存、显示和处理，展示数据流的内容，从而发现和解决故障。本课程设计设想采用专用集成电路（ASIC1，Application Specific Integrated Circuit）实现简易逻辑分析仪的功能。在本次计中，系统开发平台为MAX+plus2 。MAX+plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。在本次设计中，采用的硬件描述语言是VHDL3（Very-High-Speed Integrated Circuit Hardware Description Language）。VHDL语言是一种用于电路设计的高级语言。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。2 设计方案总体设计方案图2.1 简易逻辑分析仪总系统实现框图2.2 总系统控制工作流程图从整个系统的框图和功能要求可以看出，由VHDL语言组成的专用集成电路（ASIC1，Application Specific Integrated Circuit）主要完成输入信号判断、比较、存储、采集和处理。该系统组成主要主要对数据进行采集、存储、处理和输出、输入控制，其中START是对判断、比较电路使能，启动触发器全整运行，EOC是整个触电路最终产生的通知信号，反馈到控制器，把所需的信号输入到电路中，进行处理、存储和输出显示。3 系统实现与理论分析3.1 总体模块图3.1 模块总图总体模块如图3.1所示。D是信号输入端，DATA是触发信号输入端，DATAOUT是信号输出端，可接显示器件显示8路采集信号。图3.1由三个模块组成，分别是触发电路模块、数据采集和处理模块、存储器模块。当信号满足触发条件时，8路信号输入数据采集和处理模块，最后将采集处理后的信号储存在存储器中。3.2 触发电路（1）触发电路软件流程图和组成框图图3.2 实现的软件设计流程图图3.3 触发电路的逻辑框图由于移位寄存器一次只能处理一路信号，四路信号需要4个移位寄存器，这就需要一个转换电路将四路由移位寄存器模块输出的信号进行处理，转换成可以和2个触发字同时进行比较。该模块的作用：检测输入序列是否与触发字相同。四级的并行触发是在设置了2个按预定次序排列的触发字后，只有当四路信号同时满足所设的触发条件时，才产生触发信号。如图3.3可知首先由上位机向16b锁存器锁存由单片机预置触发字，分两次锁存2个8b触发字。然后检测待测四路信号，待测四路信号分别通过一个4b数据移位寄存器同时与2个触发字进行比较，当两者完全相同时产生一个触发信号四路信号必须分别为1111，1111，1111，1010时电路才产生触发信号，整个过由EN作为最终的使能，由控制器控制，PEQ是启动控制器控制整个采集、处理等过程。（2）四位移位寄存器的模块及其仿真图图3.4 四位移位寄存器的模块图3.5 四位移位寄存器的仿真波形图仿真波形如图3.5所示。CLR是清零信号，低电平有效。当CLR是高电平时，每次时钟信号CLK的上升沿DATA_IN3.0的值赋给A，输出信号DATA_OUT一个时钟周期变化一个，输出A二进制值的最低位。如3的二进制最低位是1，2的二进制最低位是0。（3）转换接口电路模块及其仿真图图3.6 转换接口电路模块图3.7 转换接口的仿真波形图仿真波形如图3.7所示。输入信号DIN_4.1是四位输入，CQOUT是16位输出。如输入4、B、4、B，倒序是2、D、2、D，将四次输入的数据连接起来就是2D2D。可知转换器完成了将4位输入转换成16位输出的功能。EN是使能信号，EN是低电平时，START始终是S0状态。当EN变高电平时，同时在每个时钟CLK上升沿STATE从S0、S1、S2到S3状态变化，每次DIN_4.1都变化一次，从S0到S3，输入了四组数据。S0时，DIN_4.1倒序赋给THR_0; S1时，DIN_4.1倒序赋给THR_1; S2时，DIN_4.1倒序赋给THR_2; S3时，DIN_4.1倒序赋给THR_3。最后在STATE是S0时，将THR_0、THR_1、THR_2、THR_3连接起来赋给CQOUT。（4）锁存器的电路模块及其仿真图图3.8 锁存器的电路模块图3.9 锁存器的仿真波形图仿真波形如图3.9所示。CLR是异步清零信号，高电平有效。当CLR低电平时，每次时钟信号上升沿锁存输入数据到R16S中，再赋给输出信号Q；当CLR高电平时，清零输出信号Q。（5）比较器的电路模块及其仿真图图3.10 比较器的电路模块图3.11 比较器的仿真波形图仿真波形如图3.11所示。GBAR是使能信号，低电平有效。当GBAR低电平时，只有输入信号Q、P相同时，PEQ输出低电平，否则输出高电平。即在触发模块中，只有输入信号和触发信号完全相同时才输出触发使能信号。3.3数据采集和处理（1）数据采集和处理的软件流程图和组成框图图3.12 数据采集控制系统的组成框图上图中工作速率由时钟信号CLK的速率决定。图3.13 系统控制器工作流程图从系统示意图和功能要求可能性看出，该系统属于数据处理类型，其控制和数据处理器均可构造于一片单元型CPLD或FPGA系列芯片中，输入信号和RAM均在控制器下控制运行。因此有如图3.13所示控制器工作流程图。根据上述功能和控制器工作流程图，配置相应的控制器和数据处理器CODP的硬件结构图如3.14所示。CODP由存储器REGN，数据处理电路CALC和状态控制器CONTROL三个部分组成。图3.14给出了它们各自输入、输出和互联关系，以及整个CODP与外部的联系。图3.14是CODP的最高层次的逻辑框图。图中，存储器REGN实现8路采集数据的绶冲，由控制器送出的EN作为存储器使能信号。数据处理电路CALC实现采样值和标准值（假设任意选择标准值为（18）10）的相减运算，并完成极性位的判断别（0为正极性，1为负极性）。状态控制器CONTROL是系统正确有交工作的指挥枢纽，它发出对输入信号、DAC、REGN和CALC的控制信号，并接收它们的反馈应答信号，做出判断和决策。图3.14 CODP的逻辑框图（2）存储器REGN的电路模块及其仿真图图3.15 存储器REGN的电路模块图3.16 存储器REGN的仿真波形图仿真波形如图3.16所示。EN是使能信号，低电平有效。当EN低电平时，无输出信号；当EN高电平时，每次时钟信号上升沿输入信号DATA7.0的数据赋给输出信号Q。（3）系统控制器CONTROL的电路模块及其仿真图图3.17 系统控制器CONTROL的电路模块图3.18 系统控制器CONTROL的仿真波形图仿真波形如图3.18所示。输入信号EOC是控制信号，和触发模块的触发使能信号PEQ连接。输出信号START是触发模块的启动信号，OE是输入信号的控制信号，NWR是随机存储器RAM的控制信号，EN1是存储器REGN的使能信号。状态信号STATE起初是S0，变为S1时，START变高电平，否则为低电平。时钟上升沿START变为S2时，判断EOC的值，如果EOC是高电平START则转为S3,否则维持S2状态。如果START是S3,则在每次时钟上升沿变化一次状态，直到S6时，又变回状态S0。状态S3时，OE为高电平，否则为低电平。状态S4时，EN1为高电平，否则为高电平。状态S6时，NWR为低电平，否则为高电平。控制器的功能即在不同时段产生不同的控制信号来控制其他模块，以实现整体功能。（4）数据处理器CALC的电路模块及其仿真图图3.19 数据处理器CALC的电路模块图3.20 数据处理器CALC的仿真波形图仿真波形如图3.20所示。数据处理模块是将输入信号和一个设定的标准值18（十进制）相减，大于标准值时产生一个极性位1，小于标准值时产生极性位0。如输入信号为0（二进制补码位为256）时，输出信号为274（即为-18的二进制的补码）；输入100时，输出82。（5）数据采集和处理CODP的顶层模块及其仿真图图3.21 数据采集和处理CODP的顶层模块图3.22 数据采集和处理CODP的仿真波形图仿真波形如图3.22所示。CODP是顶层模块，输出信号OE高电平是控制模块COUNTROL中S4状态，下一个即为状态S5，此时内部信号EN为高电平，在时钟信号上升沿输出信号DOUT变化为270（-14的二进制补码），即4-18=-14。将输出信号DOUT展开，第一位是极性位，其他八位即8路信号的输出信号。3.4、存储器RAM该模块的作用：当使能信号有及时，对脉冲信号进行采样存储，存入RAM中，存储20bit每一路，然后结束存储，接着读出RAM中存储的数据。根据题目中对存储深度的要求，每次触发存储4页的数据，触发位置前后各存储2页数据，这样可满足基本和扩展要求。FLEX 10K中的嵌入式阵列由一系列具有实现逻辑功能和存贮功能的FAB组成。EAB是在输入、输出口上带有寄存器的RAM块，利用它可以非常方便地实现一些规模不太大的ROM、RAM、双端口RAM和FIFO等功能。数据存储读写的模块和仿真波形图图3.23 数据存储读写的模块图3.24 数据存储读写的仿真波形图仿真波形如图3.24所示。输入信号oe是功能选择信号，高电平时是写数据，低电平时是读数据。输入信号cs是片选信号。ram1可看作是储存器，原先有数据在里面。前5单元里都是0，第6个单元开始是数据02、00、07、00、04、00等。所以当oe是低电平时，在每次时钟信号上升沿输出信号data_o是地址8、A和C中的数据07、04、00。4 结束语经过三周的努力，本次课程设计已经接近尾声。在这期间，我学到了很多不懂的知识，受益匪浅。虽然这次设计不是个人完全独立完成的，但是它让我认识到了实践给我们带来了无穷的理解，让我的想象和创造能力到了激发。在第一个星期里，我自学了VHDL硬件描述语言。在这期间还学习了关于EDA技术的一些知识和MAX-plusII的使用方法，还有在网上搜索了一些关于自己设计课题的资料，了解了一下逻辑分析仪的基本原理，并对设计方案有了初步的想法。第二个星期里，我主要就自己的设计课题设计详细的实现方案，并用VHDL语言编程在MAX-plusII软件上编译仿真，观察分析仿真波形图是否符合要求。并不断改进设计方案，使其达到理想的效果。经过大概两周的时间，基本完成了设计部分。在第三星期主要是就前几周的设计写课程设计报告。用VISIO软件将设计时的原理草图转换成标准的原理图，按照标准课程设计模版写自己的报告。在这三周时间里，得到了老师和同学的帮助，基本圆满完成了课程设计。通过本次课程设计，让我对EDA技术有了一定的认识， VHDL语言设计的出现从根本上改变了以往数字电路的设计模式，使电路设计由硬件设计转变为软件设计，这样提高了设计的灵活性，降低了电路的复杂程度，同时也降低了设计的成本。5 参考文献1王道宪CPLD/FPGA可编程逻辑器件应用与开发北京：国防工业出版社.2004.12张秀娟，陈新华.EDA设计与仿真实践.北京:机械工业出版社.2002.8.3潘松，黄继业.EDA技术与VHDL.第二版.北京：清华大学出版社.2007.4郑桐,李宏伟,丁茹.基于CPLD的简易逻辑分析仪设计.天津工程师范学院报.2005.6.5曾繁秦，孙刚见，李冰，王强.EDA工程实践.北京：清华大学出版社.2004.7.附录：VHDL源程序清单-转换接口模块：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CONVERSION IS -定义实体部分PORT (CLK ,EN:IN STD_LOGIC; DIN_1: IN STD_LOGIC; DIN_2: IN STD_LOGIC;DIN_3:IN STD_LOGIC;DIN_4:IN STD_LOGIC;CQOUT: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END CONVERSION ;ARCHITECTURE BEHAV OF CONVERSION ISTYPE S IS (S0,S1,S2,S3);-定义四种状态SIGNAL STATE: S:=S0;SIGNAL READ:STD_LOGIC;SIGNAL THR_0,THR_1,THR_2,THR_3:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)-一个进程，时钟信号是其敏感信号BEGINIF RISING_EDGE(CLK) THEN-如果时钟上升沿IF EN=1THENCASE STATE IS WHEN S0=>THR_0<=DIN_1&DIN_2&DIN_3&DIN_4;STATE<=S1; WHEN S1=>THR_1<=DIN_1&DIN_2&DIN_3&DIN_4;STATE<=S2;WHEN S2=>THR_2<=DIN_1&DIN_2&DIN_3&DIN_4;STATE<=S3;WHEN S3=>THR_3<=DIN_1&DIN_2&DIN_3&DIN_4;STATE<=S0;READ<=1;WHEN OTHERS=>STATE<=S0;END CASE ;END IF;END IF;END PROCESS;PROCESS(CLK)-另一个进程BEGIN IF RISING_EDGE(CLK) THEN IF READ=1 THENCQOUT<=THR_0&THR_1&THR_2&THR_3; -&是连接符END IF;END IF;END PROCESS;END BEHAV;-四位移位寄存器VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SHIFTER_4 ISPORT(CLK,CE,CLR: IN BIT;-定义输入为位变量 DATA_IN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DATA_OUT:OUT STD_LOGIC);END SHIFTER_4;ARCHITECTURE DENG OF SHIFTER_4 ISSIGNAL A: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLR,CLK,CE,DATA_IN)BEGINIF CLR='0' THEN A <= "0000" -CLR低电平，则异步清零AELSIF CLK'EVENT AND CLK='1' THEN IF CE='0' THEN A<=DATA_IN; ELSE A(3 DOWNTO 1)<=A(2 DOWNTO 0);-向左移位 A(0)<=A(3);-实现循环移位 END IF; END IF; DATA_OUT<=A(0); END PROCESS; END DENG ;-比较器的VHDL的源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HCT688 IS PORT(Q, P : IN STD_LOGIC_VECTOR(15 DOWNTO 0); GBAR : IN STD_LOGIC; PEQ : OUT STD_LOGIC);END HCT688;ARCHITECTURE VER1 OF HCT688 ISBEGIN PEQ <='0' WHEN (Q(15 DOWNTO 0)=P(15 DOWNTO 0)AND(GBAR='0') ELSE '1'；-只有当GBAR为低电平，同时P和Q相等时输出低电平，否则高电平END VER1;-锁存储器VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B IS PORT( CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; D :IN STD_LOGIC_VECTOR(15 DOWNTO 0); Q :OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END REG16B;ARCHITECTURE BEHAV OF REG16B IS SIGNAL R16S : STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN PROCESS(CLK,CLR) BEGIN IF CLR='1' THEN-CLR是异步清零信号，高电平有效 R16S<="0000000000000000" ELSIF CLK'EVENT AND CLK='1' THEN R16S(15 DOWNTO 0)<=D; END IF; END PROCESS; Q<=R16S; END BEHAV;-数据采集和处理（CODP）的顶层VHDL的源程序：-CODP的顶层VHDL语言描述源程序文件如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;PACKAGE CODP_LIB IS -程序包说明，CODP_LIB是程序包名 COMPONENT REGN -REGN单元说明 PORT( CLK,EN :IN STD_LOGIC; DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END COMPONENT; COMPONENT CALC -CALC单元说明 PORT( DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q :OUT STD_LOGIC_VECTOR(8 DOWNTO 0) ); END COMPONENT; COMPONENT CONTROL -CONTROL单元说明 PORT( CLK,EOC :IN STD_LOGIC; START,OE,NWR,EN1 :OUT STD_LOGIC ); END COMPONENT; END CODP_LIB; -程序包CODP_LIB说明结束 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE WORK.CODP_LIB.ALL; -用户自定义的CODP_LIB库 ENTITY CODP IS -实体CODP说明部分 PORT( CLK,EOC :IN STD_LOGIC; DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT :OUT STD_LOGIC_VECTOR(8 DOWNTO 0); START,NWR,OE :OUT STD_LOGIC ); END CODP; ARCHITECTURE A OF CODP IS -CODP实体内结构A说明 SIGNAL EN:STD_LOGIC; -内部信号EN说明 SIGNAL REGIOUT:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN -内部信号REGIOUT说明 REG8_1:REGNPORT MAP(CLK,EN,DATA,REGIOUT); -端口映射，PORTMAP是关键词， -各端口名称相同时为同一信号 CONTR:CONTROL PORT MAP(CLK,EOC,START,OE,NWR,EN); -端口映射 C1:CALC PORT MAP(REGIOUT,DOUT); -端口映射 END A;-在以上顶层的VHDL描述文件中，用元件例化语句定义了三个单元REGN、CALC和CONTROL，这三个单元的逻辑功能可用下述VHDL文件述-存储器REGN的VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REGN IS -实体REGN说明 PORT( CLK,EN :IN STD_LOGIC; DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END REGN;ARCHITECTURE A OF REGN IS BEGIN PROCESS(CLK) BEGIN IF (CLK' EVENT AND CLK='1') THEN-如果CLK有效 IF EN='1' THEN -如果使能端EN有效 Q<=DATA; -DATA值赋于Q END IF; END IF; END PROCESS;END A;-系统控制器CONTROL的VHDL程序:LIBRARY IEEE;USE    IEEE.STD_LOGIC_1164.ALL;ENTITY CONTROL IS                   -实体CONTROL说明PORT(CLK,EOC             :IN    STD_LOGIC;START,OE,NWR,EN1  :OUT   STD_LOGIC);END  CONTROL;ARCHITECTURE  A  OF  CONTROL   ISTYPE    STATE_SPACE  IS(S0,S1,S2,S3,S4,S5,S6);SIGNAL  STATE:STATE_SPACE;BEGINPROCESS(CLK)BEGINIF(CLK' EVENT  AND  CLK='1') THEN   -如果时钟有效作用沿发生CASE STATE IS                   -状态分支WHEN S0=> STATE<=S1;              -S0无条件转向S1WHEN  S1=>STATE<=S2;WHEN  S2=>IF  EOC='1' THEN          -如果ECO='1',状态转向S3STATE<=S3;            -否则保持为S2END IF;WHEN  S3=>STATE<=S4;WHEN  S4=>STATE<=S5;WHEN  S5=>STATE<=S6;WHEN  S6=>STATE<=S0;END  CASE;                        -状态分支结束END IF;END PROCESS;START<='1'   WHEN  STATE=S1  ELSE  '0'OE<='1'      WHEN  STATE=S3  ELSE  '0' -输出信号赋值语句，例如-状态S1时，START=1,EN1<='1'     WHEN  STATE=S4 ELSE  '0' -否则START=0NWR<='0' WHEN  STATE=S6 ELSE  '1'END A;-数据处理器CALC的VHDL程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; -使用IEEE标准中的UNSIGNED库ENTITY CALC IS -实体CALC说明 PORT( DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q :OUT STD_LOGIC_VECTOR(8 DOWNTO 0) );CONSTANT STAND:STD_LOGIC_VECTOR(8 DOWNTO 0):="111101110"END CALC; -标准值（补码）赋值负数ARCHITECTURE A OF CALC IS BEGINPROCESS (DATA)VARIABLE INTER1,INTER2,INTER3:STD_LOGIC_VECTOR(8 DOWNTO 0); -3个中间变量说明VARIABLE C:STD_LOGIC; -极性位变量说明 BEGIN FOR I IN 0 TO 8 LOOP INTER1(I):='0' -循环语句 INTER2(I):='0' -3个中间变量各位均清0 INTER3(I):='0' END LOOP; FOR I IN 0 TO 7 LOOP INTER1(I):=DATA(I); -循环语句，DATA各位值赋给变量 END LOOP; -INTER1的各对应位 INTER2:=INTER1+STAND; -输入和标准值补码相加，完成减法运算 IF INTER2(8)='1' THEN C:='0' FOR I IN 0 TO 7 LOOP INTER3(I):=INTER2(I) XOR C; -极性位生成 C:=INTER2(I) OR C; -如果运算结果极性位1 END LOOP; -则数值位求补 INTER3(8):='1' ELSE FOR I IN 0 TO 8 LOOP -如果极性位0，则数值位不变 INTER3(I):=INTER2(I); END LOOP; END IF; Q<=INTER3; -运算结果（低8位送DAC变换，高位极性位直接输出） END PROCESS; END A;-数据存储读写模块的VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RAM IS GENERIC(WIDTH: INTEGER := 16; -用于改变存储器数据的长度 DEPTH: INTEGER := 16); 用于改变存储器地址的长度 PORT( CLK : IN STD_LOGIC; -时钟 ADDR : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -地址总线 CS : IN STD_LOGIC; -片选 OE : IN STD_LOGIC; -输出使能 DATA_I: IN STD_LOGIC_VECTOR(7 DOWNTO 0); -写信号总线 DATA_O: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END RAM;ARCHITECTURE BEHAVIORAL OF RAM ISTYPE RAM IS ARRAY(15 DOWNTO 0) OF STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RAM1 : RAM; BEGIN PROCESS(CLK) BEGIN IF(CLK'EVENT AND CLK = '1') THEN IF(CS = '0') THEN IF(OE = '0') THEN DATA_O <= RAM1(CONV_INTEGER(ADDR); ELSE RAM1(CONV_INTEGER(ADDR) <= DATA_I; END