Xilinx ISE软件功能简介与IP Core（IP核）.doc

Xilinx ISE软件功能简介与IP Core（IP核）1 Xilinx ISE软件简要介绍 Xilinx是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP（Intellectual Property）核长期以来一直推动着FPGA技术的发展。Xilinx的开发工具也在不断升级，集成了FPGA开发需要的所有功能，其主要特点有： 包含了Xilinx新型Smart Compile技术，可以将实现时间缩减2.5倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境； 全面支持最新FPGA系列器件； 集成式的时序收敛环境有助于快速、轻松地识别FPGA设计的瓶颈； 可以节省一个或多个速度等级的成本，并在逻辑设计中实现最低的总成本。 Foundation Series ISE具有界面友好、操作简单的特点，再加上Xilinx的FPGA芯片占有很大的市场，使其成为非常通用的FPGA工具软件。ISE作为高效的EDA设计工具集合，与第三方软件扬长避短，使软件功能越来越强大，为用户提供了更加丰富的Xilinx平台19。2 Xilinx ISE软件功能简介 ISE 的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其工作流程无需借助任何第三方EDA软件。 设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器，用于原理图编辑的工具ECS，用于生成IP Core Generator，用于状态机设计的StateCAD以及用于约束文件编辑的Constraint Editor等。 综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的LeonardoSpectrum和Synplicity公司的Synplify，实现无缝链接。 仿真：ISE本事自带了一个具有图形化波形编辑功能的仿真工具HDL Bencher，同时又提供了使用Model Tech公司的Modelsim 进行仿真的接口。 实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增重设计等高级功能。 下载：下载功能包括了BitGen。用于将布局布线后的设计文件转换为位流文件，还包括了IMPACT，功能是进行设备配置和通信，控制将程序烧写到FPGA芯片中去。使用ISE进行FPGA设计的各个过程可能涉及的设计工具如表3.1所示： 表3.1 ISE设计工具表3 Xilinx IP Core的使用 Xilinx IP Core 的基本操作 IP Core就是预先设计好、经过严格测试和优化过的电路功能模块，如乘法器、FIR滤波器、FFT处理器等，并且一般采用参数可配置的结构，方便用户根据实际情况来调用这些模块。随着FPGA模块的增加，使用IP Core完成设计已经成为发展趋势。 IP Core生成器是Xilinx FPGA设计中的一个重要工具，提供了大量成熟的、高效的IP Core为用户使用，涵盖了汽车工业、基本单元、通信和网络、数字信号处理、FPGA特点和设计、数学函数、记忆和存储单元、标准总线接口等8大类，从简单的基本设计模块到复杂的处理器一应俱全。配合Xilinx网站的IP 中心使用，能够大幅度减轻设计人员的工作量，提高设计可靠性20。在工程管理区单击鼠标右键，在弹出的菜单中选择New Source，选中IP类型，在File Name文本框中输入adder，然后点击Next按键，进入IP Core目录分类页面，如下图（左）所示： 下面以加法器模块为例介绍详细操作。首先选中“Math Funcation Adder & Subtracter Adder Subtracter v7.0”，点击“Next”进入下一页，选择“Finish”完成配置。这时在信息显示区会出现“Customizing IP.”的提示信息，并弹出一个“Adder Subtracter”配置对话框，如上图（右）所示：然后，选中adder，设置位宽为16，然后点击“Generate”，信息显示区显示Generating IP.，直到出现Successfully generated adder的提示信息。此时在工程管理区出现一个“adder.xco”的文件。这样加法器的IP Core已经生成并成功调用。IP Core在综合时被认为是黑盒子，综合器不对IP Core做任何编译。IP Core的仿真主要是运用Core Generator的仿真模型来完成的，会自动生成扩展名为.v的源代码文件。设计人员只需要从该源文件中查看其端口声明，将其作为一个普通的子程序进行调用即可。 基于Xilinx XST的综合所谓综合，就是将HDL语言、原理图等设计输入翻译成与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接（网表），并根据目标和要求（约束条件）优化所生成的逻辑连接，生成EDF文件。完成了输入、仿真以及管脚分配后就可以进行综合和实现了。在管理区双击Synthesize-XS，T就可以完成综合，并且能够给出初步的资源消耗情况21。 基于ISE的仿真在代码编写完毕后，需要借助于测试平台来验证所设计的模块是否满足要求。ISE提供了两种测试平台的建立方法，一种是使用HDL Bencher的图形化波形编辑功能编写，另一种就是利用HDL语言。后者使用简单、功能强大。 基于ISE的实现所谓实现（Implement）是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。实现主要分为3个步骤：翻译（Translate）逻辑网表，映射（Map）到器件单元与布局布线（Place & Route）。翻译的主要作用是将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和硬件原语（具体的原语详见第3章中的原语介绍）。映射的主要作用是将设计映射到具体型号的器件上（LUT、FF、Carry等）。布局布线步骤调用Xilinx布局布线器，根据用户约束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线，产生FPGA/CPLD的配置文件22。