第2章 ARM技术及体系结构.ppt

1,第2章ARM技术及体系结构,2.1嵌入式ARM处理器概况2.2ARM处理器技术2.3ARM7处理器结构2.4ARM7TDMI的工作状态及模式2.5ARM7内部寄存器2.6ARM体系的异常处理2.7ARM体系的存储方式,2,2.1嵌入式ARM处理器概况,2.1.1 ARM体系的版本说明2.1.2 ARM内核的命名2.1.3 常用ARM处理器系列介绍,ARM公司简介,ARM 即Advanced RISC Machines的缩写，作为：公司的名字，一类微处理器的通称，一种技术的名称。,1985年4月26日，第一个ARM原型在英国剑桥的Acorn计算机有限公司诞生。1991 年 ARM 公司成立于英国剑桥，主要出售芯片设计技术的授权。,ARM公司设计了大量高性能、廉价、耗能低的RISC 处理器。目前已经成为市场上主流的处理器。,3,ARM,Partner,OEM Customer,ARM的业务模型,4,2.1.1 ARM体系的版本说明,ARM公司定义了7种ARM指令集体系结构版本。ARM版本：V1版架构，在原型机ARM1出现过，只有26位寻址空间，没有用于商业产品。ARM版本：V2版架构，对V1版进行了扩展，例如ARM2和ARM3（V2a）架构。包含了对32位乘法指令和协处理器指令的支持。ARM版本：V3版架构，在1990年设计ARM6中采用了版本3。具有片上高速缓存、MMU和写缓冲等功能。寻址空间增至32位（4GB）。目前V1V3版本目前都已废弃。,5,2.1.1 ARM体系的版本说明,ARM版本：V4版架构，在V3版上作了进一步扩充，V4版架构是目前应用最广的ARM体系结构，ARM7、ARM8、ARM9和StrongARM都采用该架构。ARM版本：V5版架构，是在V4版基础上增加了一些新的指令，如：转移BLX指令、计数前导零CLZ指令、BRK中断指令，DSP指令集（E增强型）、在ARM10和Xscale都采用该版架构。ARM版本：V6版架构，V6版架构是2001年发布的，首先在2002年春季发布的ARM11处理器中使用。采用单指令多数据SIMD(Single Instruction,Multiple Data)技术，将语音及图像处理功能提高了4倍。,6,2.1.1 ARM体系的版本说明,ARM版本：V7版架构，ARMv7架构是ARMv6架构的基础上诞生的，该架构采用了Thumb-2技术。Thumb-2技术比纯32位代码少使用31的内存，减小了系统开销；同时能够比已有的基于Thumb技术的解决方案提高38的性能。V7版架构分为三类：Cortex-A系列，应用处理器，目前提供Cortex-A5、Cortex-A8、Cortex-A9、Cortex-A15等产品。Cortex-M系列，嵌入式控制器，目前提供Cortex-M4、Cortex-M3、Cortex-M1 FPGA和 Cortex-M0处理器。Cortex-R系列，深嵌入式实时系统，目前，此系列包含 Cortex-R4 和 Cortex-R4F 处理器。,7,2.1.2 ARM内核的命名,ARM命名格式如下：ARMxyzTDMIEJF-Sx：系列号，例如ARM7中的“7”、ARM9中的“9”；y：内部存储管理/保护单元，例如ARM72中的“2”、ARM94中的“4”；z：内含有高速缓存Cache；T：支持16位的Thumb指令集；D：支持JTAG片上调试；M：支持长乘法操作（64位结果）的ARM指令，包含快速乘法器；I：带有嵌入式追踪宏单元ETM（Embedded Trace Macro），用来设置断点和观察点；,8,2.1.2 ARM内核的命名,E：增强型DSP指令（基于TDMI）；J：含有Java加速器Jazelle，与Java虚拟机相比，Java加速器Jazelle使Java代码运行速度提高了8倍，功耗降低到原来的80%；F：向量浮点运算单元；S：可综合版本，意味着处理器内核是以源代码形式提供的。,ARMxyzTDMIEJF-S,版本V7用字符串ARM Cortex开头，随后附加-A、-R、-M表示处理器的市场定位方向，其后跟有数字，表示该方向产品的序列号。,9,2.1.3 常用ARM处理器,10,2.1.3 常用ARM处理器介绍,ARM Cortex系列简介,基于ARMv7版本的ARM Cortex系列产品由A、R、M三个系列组成，具体分类延续了一直以来ARM面向具体应用设计CPU的思路。,ARM Cortex,11,2.1.3 常用ARM处理器介绍,CortexTM-M3处理器简介（针对低端市场）,该处理器是首款基于ARMv7-M架构的处理器，采用了纯Thumb2指令的执行方式，具有极高的运算能力和中断相应能力。Cortex-M3主要应用于汽车车身系统，工业控制系统和无线网络等对功耗和成本敏感的嵌入式应用领域。,CortexTM-R4处理器简介,该处理器是首款基于ARMv7架构的高级嵌入式处理器，其主要目标为产量巨大的高级嵌入式应用系统，如硬盘，喷墨式打印机，以及汽车安全系统等等。,CortexTM-R4F处理器简介,该处理器在CortexTM-R4处理器的基础上加入了代码错误校正(ECC)技术，浮点运算单元(FPU)以及DMA综合配置的能力，增强了处理器在存储器保护单元、缓存、紧密耦合存储器、DMA访问以及调试方面的能力。,12,2.1.3 常用ARM处理器介绍,CortexTM-A8处理器简介,该处理器是ARM公司所开发的基于ARMv7架构的首款应用级处理器，其特色是运用了可增加代码密度和加强性能的技术、可支持多媒体以及信号处理能力的NEONTM技术、以及能够支持Java和其他文字代码语言的提前和即时编译的JazelleRTC技术。众多先进的技术使其适用于家电以及电子行业等各种高端的应用领域。,ARM7系列简介,该系列包括ARM7TDMI、ARM7TDMI-S、带有高速缓存处理器宏单元的ARM720T和扩充了Jazelle（Java加速器）的ARM7EJ-S。该系列处理器提供Thumb 16位压缩指令集和EmbededICE软件调试方式，适用于更大规模的SoC设计中。ARM7系列广泛应用于多媒体和嵌入式设备，包括Internet设备、网络和调制解调器设备，以及移动电话、PDA等无线设备。,13,2.1.3 常用ARM处理器介绍,该系列包括ARM9TDMI、ARM920T和带有高速缓存处理器宏单元的ARM940T。除了兼容ARM7系列，而且能够更加灵活的设计。ARM9系列主要应用于引擎管理、仪器仪表、安全系统和机顶盒等领域。,ARM9系列简介,该系列为含有DSP指令集的综合处理器，包括ARM926EJ-S、带有高速缓存处理器宏单元的ARM966E-S/ARM946E-S。其内核在ARM7处理器内核的基础上使用了Jazelle增强技术，该技术支持一种新的Java操作状态，允许在硬件中执行Java字节码。ARM9E系列主要应用于下一代无线设备、数字消费品、成像设备、工业控制、存储设备和网络设备等领域。,ARM9E系列简介,14,2.1.3 常用ARM处理器介绍,ARM10E系列简介,该系列包括ARM1020E和ARM1020E处理器核，其核心在于使用向量浮点（VFP）单元VFP10提供高性能的浮点解决方案，从而极大提高了处理器的整型和浮点运算性能。可以用于视频游戏机和高性能打印机等场合。,Xscale简介,Intel Xscale微控制器则提供全性能、高性价比、低功耗的解决方案，支持16位Thumb指令并集成数字信号处理（DSP）指令。主要应用于手提式通讯和消费电子类设备。,15,ARM公司目前的产品分类及特性,16,2.2ARM处理器技术,2.2.1RISC技术2.2.2流水线技术2.2.3哈佛结构2.2.4AMBA总线技术2.2.5ARM处理器的调试跟踪技术,17,2.2.1RISC技术,CISC：复杂指令集（Complex Instruction Set Computer）具有大量的指令和寻址方式8/2原则：80%的程序只使用20%的指令大多数程序只使用少量的指令就能够运行。,RISC：精简指令集（Reduced Instruction Set Computer)在通道中只包含最有用的指令确保数据通道快速执行每一条指令使CPU硬件结构设计变得更为简单,18,2.2.1RISC技术,RISC的结构的特点如下：简化指令集，只保留常用的基本指令；设计大量的通用存储器，减少访存的次数；采用装载/保存（load-store）结构，支持流水线技术，使每个周期时间相等；采用简单的指令格式、规整的指令字长和简单的寻址方式。单机器周期指令，即大多数的指令都可以在一个机器周期内完成。,除以上特点之外，ARM增加：数据处理指令可同时包含ALU运算和移位处理功能；地址自增和自减功能；装载/保存指令中具有数据的批量传输；大多数指令提供条件执行。,19,2.2.2流水线技术,CPU中的流水线技术是一种将指令分解为多步，并让不同指令的各步操作重叠执行，从而实现几条指令并行处理，以加速程序运行过程的技术。ARM7采用三级流水线、ARM9采用五级流水线，ARM10采用六级流水线、ARM11采用八级流水线。以ARM7三级流水线为例，由三个独立的部件分别执行：取指，从存储器中装载一条指令到CPU中；解码，识别并解释将要被执行的指令；执行，将解码识别的指令进行计算处理并将结果写回寄存器。,20,2.2.2流水线技术,21,2.2 ARM7TDMI,三级流水线结构的指令执行顺序,周期2,周期1,周期3,周期4,处理器执行一条指令的三个阶段,22,执行ADD PC,PC,#4指令后，PC的值为多少？,2.2.2流水线技术,思考题,ADD,程序计数器R15(PC)总是指向“正在取指”的指令，而不是指向“正在执行”的指令或“正在译码”的指令。,一般来说，人们习惯性约定将“正在执行”的指令作为参考点，则：PC值当前程序执行位置8 注：ARM状态时，每条指令为4字节长。,PC指向0 x4000地址，取指ADD指令。,PC指向0 x4004地址，译码ADD指令。,PC指向0 x4008地址，执行ADD指令，所以指令执行的结果为:PC=PC+40 x400840 x400C。,23,2.2.3哈佛结构,哈佛结构是一种将程序中指令和数据分开存储的存储器结构。它是一种并行存储体系结构，程序存储器和数据存储器采用不同的总线，从而提供了较大的存储器带宽。冯诺伊曼结构也称普林斯顿结构，是一种将程序指令存储器和数据存储器合并在一起的存储器结构。程序指令存储地址和数据存储地址指向同一个存储器的不同物理位置。ARM7采用了普林斯顿结构，在随后的ARM9、ARM10、ARM11、ARM Cortex等处理器采用了哈佛结构，,24,冯诺依曼体系结构模型,指令寄存器,控制器,数据通道,输入,输出,中央处理器,存储器,程序,指令0,指令1,指令2,指令3,指令4,数据,数据0,数据1,数据2,25,哈佛体系结构,指令寄存器,控制器,数据通道,输入,输出,中央处理器,程序存储器,指令0,指令1,指令2,数据存储器,数据0,数据1,数据2,地址,指令,地址,数据,26,2.2.4AMBA总线技术,AMBA(Advanced Microcontroller Bus Architec-ture)总线规范：是ARM公司设计的一种用于高性能嵌入式系统的总线标准。AMBA 2.0规范中定义了三种可以组合使用的不同类型的总线：AHB(Advanced High-performance Bus)、ASB(Advanced System Bus)和APB(Advanced Perpheral Bus)。AHB总线适用于连接高性能和高时钟频率的系统模块；ASB总线适用于连接高性能的系统模块。它的读/写数据总线采用的是同一条双向数据总线;APB总线适用于连接低功耗的外部设备模块;,27,2.2.4AMBA总线技术,测试接口控制器TIC（Test Interface Controller），向外部设备提供了模块测试接口。,28,2.2.5ARM处理器的调试跟踪技术,ARM处理器内部嵌入了一个实时的在线仿真器模块EmbeddedICE-RT，一般还带有嵌入式宏跟踪单元模块ETM（Embedded Trace Macrocell），实现ARM处理器的在线调试和运行过程的跟踪功能。,29,2.2.5ARM处理器的调试跟踪技术,EmbeddedICE具有诸多ICE功能，例如实时寻址、断点、单步、对ARM CPU的完全控制、对ASIC系统其余部分的访问，以及对主机显示器外设访问、键盘输入和磁盘存储。ETM能捕获指令和数据序列，访问并把它们的记录发送给芯片上或芯片外的缓冲器，ARM的ETM既可设置成允许触发器工作也可设置成允许跟踪结果被滤出。ETM由如下两部分组成：（1）跟踪端口，用于实时执行的跟踪。代码执行时，CPU发送串行、经过编码、压缩的分支目标地址、管线状态、读写数据给ETM。（2）触发装置，指定特定应用所需的触发源的准确集合。包括地址和数据比较器、计数器和定序器。,30,2.3ARM7处理器结构,2.3.1ARM7TDMI内部构成2.3.2ARM7TDMI内核结构2.3.3ARM7TDMI处理器模块接口信号2.3.4ARM7xxT模块功能图,31,2.3.1 ARM7TDMI内部构成,CPU协处理接口信号,EmbedICE硬件仿真功能模块,片上调试系统,读写总线,32,2.3.2ARM7TDMI内核结构,33,2.3.3 ARM7TDMI处理器接口信号,总线控制,34,2.3.3 ARM7TDMI处理器接口信号,中断信号：nIRQ：外部中断异常产生nFIQ：外部快速中断产生nRESET：复位信号或者开机产生ABORT由中止异常产生 SIZE1:0：数据传输宽度，00：字节，01：半字，10：字，11：保留 PROT1:0：存储器访问允许机制，00：用户模式下操作码，01：用户模式下数据，10：特权模式下操作码，11：特权模式下的数据。TRANS1:0：总线周期类型，00：I周期（内部周期），正在执行内部操作，不请求对存储器访问；01：C周期，为协处理器寄存器传输周期；10：N周期，非连续周期，11：S周期，连续周期，访问地址与前一周期使用的地址有关。,35,2.3.4ARM7xxT模块功能图,ARM710T，ARM710T支持虚拟内存，可以运行Linux 和 Symbian 的 EPOC32操作系统。有8K 统一的 cache，完整的内存管理单元（mmu）和写缓冲。ARM720T，ARM720T是ARM710T的超集，还可以运行WindowsCE操作系统。ARM740T中也包含8K 统一的 cache，内存管理单元和写缓冲。,36,2.4 ARM7的工作状态及模式,2.4.1 ARM7处理器工作状态2.4.2 ARM7处理器模式,37,2.4 ARM7的工作状态及模式,ARM7工作状态,ARM7TDMI处理器内核包含2套指令系统，分别为ARM指令集和Thumb指令，并且各自对应1种处理器的状态：ARM状态：32位，处理器执行字方式的ARM指令，处理器默认为此状态；Thumb状态：16位，处理器执行半字方式的Thumb指令。,注意：两个状态之间的切换并不影响处理器模式或寄存器内容。,38,2.4.1 ARM7处理器工作状态,状态切换的一个例子,使用BX指令将ARM内核的操作状态在ARM状态和Thumb状态之间进行切换。,ARM指令集,Thumb指令集,CODE32LDRR0,=Lable+1BX R0CODE16Lable MOV R1,#12,CODE16LDR R0,=LableBX R0CODE32LableMOV R1,#10,执行完BX指令，处理器切换到Thumb状态，开始执行Thumb指令,程序代码,指令集关系,从ARM状态切换到Thumb状态的程序代码如下：,从Thumb状态切换到ARM状态的程序代码如下：,执行完BX指令，处理器切换到ARM状态，开始执行ARM指令,39,ARM体系结构支持7种处理器模式，分别为：用户模式、快中断模式、中断模式、管理模式、中止模式、未定义模式和系统模式。这样的好处是可以更好的支持操作系统并提高工作效率。ARM7TDMI完全支持这七种模式。,2.4.2 ARM7处理器模式,简介,40,除用户模式外，其它模式均为特权模式。ARM内部寄存器和一些片内外设在硬件设计上只允许（或者可选为只允许）特权模式下访问。此外，特权模式可以自由的切换处理器模式，而用户模式不能直接切换到别的模式。,处理器模式,这两种模式都不能由异常进入，想要进入必须修改CPSR，而且它们使用完全相同的寄存器组。系统模式是特权模式，不受用户模式的限制。操作系统在该模式下访问用户模式的寄存器就比较方便，而且操作系统的一些特权任务可以使用这个模式访问一些受控的资源。,这五种模式称为异常模式。它们除了可以通过程序切换进入外，也可以由特定的异常进入。当特定的异常出现时，处理器进入相应的模式。每种异常模式都有一些独立的寄存器，以避免异常退出时用户模式的状态不可靠。,何时进入异常模式，具体规定如下：处理器复位之后进入管理模式，操作系统内核通常处于管理模式；当处理器访问存储器失败时，进入数据访问中止模式；当处理器遇到没有定义或不支持的指令时，进入未定义模式；中断模式与快速中断模式分别对ARM处理器2种不同级别的中断作出响应。,41,2.5 ARM7内部寄存器,简介,在ARM处理器内部共有37个用户可访问的寄存器，分别为31个通用32位寄存器和6个状态寄存器。,ARM处理器共有7种不同的处理器模式，每种模式都有一组相应的寄存器组，最多可以18个活动的寄存器。SPSR：普通模式和系统模式下是看不见SPSR这个寄存器的！只有当进入异常模式的时候，SPSR就会保存当前CPSR的状态，便于退出异常时恢复使用。,42,2.5.1 ARM状态各模式下的寄存器,所有的37个寄存器，分成两大类：31个通用32位寄存器；6个状态寄存器。,43,ARM状态各模式下可以访问的寄存器,44,未分组的通用寄存器,寄存器R0R7为未分组的通用寄存器，它们在任何处理器模式都对应于相同的32位物理寄存器。,第一类分组的通用寄存器,寄存器R8R12有两个分组的物理寄存器。一个用于除FIQ模式之外的所有寄存器模式，另一个用于FIQ模式。,在发生FIQ中断后，处理器不必为保护寄存器而浪费时间，从而加速了FIQ的处理速度。,第二类分组的通用寄存器,寄存器R13、R14分别有6个分组的物理寄存器。1个用于用户和系统模式，其余5个分别用于5种异常模式。,寄存器R13通常作为堆栈指针（SP），用于保存待使用的寄存器的内容。,寄存器R14称为链接寄存器（LR），在结构上有两个特殊功能：当使用BL指令调用子程序时，返回地址将自动存入R14中；当发生异常时，将R14对应的异常模式版本设置为异常返回地址（有些异常有一个小的固定偏移量）。,程序计数器,寄存器R15称为程序计数器（PC），它指向正在“取指”的指令。,状态寄存器,寄存器CPSR为当前程序状态寄存器，在异常模式中，另外一个寄存器“程序状态保存寄存器（SPSR）”可以被访问。每种异常都有自己的SPSR，在进入异常时它保存CPSR的当前值，异常退出时可通过它恢复CPSR。,45,2.5.2 Thumb状态下的寄存器组织,在Thumb状态各模式下实际访问的寄存器,Thumb状态寄存器集是ARM状态集的子集，程序员可以直接访问的寄存器为：8个通用寄存器R0R7；程序计数器（PC）；堆栈指针（SP）；链接寄存器（LR）；当前程序状态寄存器（Current Program State Register,CPSR）。,46,在Thumb状态各模式下的寄存器,未分组的通用寄存器,第二类分组的通用寄存器,在汇编语言中寄存器R0R7为通用寄存器，对于任何处理器模式，它们中的每一个都对应于相同的32位物理寄存器。,堆栈指针SP对应ARM状态的寄存器R13。每个异常模式都有其自身的SP分组版本，SP通常指向各异常模式所专用的堆栈。注意：在发生异常时，处理器自动进入ARM状态。,链接寄存器LR对应ARM状态寄存器R14。注意：在发生异常时，处理器自动进入ARM状态。,47,ARM状态,Thumb寄存器在ARM状态寄存器上的映射,Thumb状态,在Thumb状态中，高端寄存器的访问是受到限制的，只有MOV、CMP和ADD指令可以对其访问，可以用于数据的快速暂存。,48,状态切换过程,程序在正常运行的过程中，复位事件产生，导致系统复位。,49,2.5.3 程序状态寄存器,简介,ARM内核包含1个CPSR和5个仅供异常处理程序使用的SPSR。CPSR反映当前处理器的状态，其包含：4个条件代码标志(负标志N、零标志Z、进位标志C和溢出标志V)；2个中断禁止位(IRQ禁止与FIQ禁止)；5个对当前处理器模式进行编码的位(M4:0)；1个用于指示当前执行指令的位(ARM指令还是Thumb指令)。,50,2.5.3 程序状态寄存器,程序状态寄存器的格式,条件代码标志,保留,控制位,溢出标志,进位或借位扩展,零,负或小于,IRQ禁止,FIQ禁止,状态位,模式位,N,Z,C,V,I,T,F,51,2.5.3 程序状态寄存器,条件代码标志,各标志位的含义如下：负标志N：运算结果的第31位值，记录标志设置操作的结果；零标志Z：如果标志设置的操作为0，则置位；进位标志C：记录无符号加法溢出，减法无借位，循环移位；溢出标志V：记录标志设置操作的有符号溢出。,52,警告：绝对不要强制改变CPSR寄存器中的控制位T。如果这样做，处理器将进入一个无法预测的状态。,2.5.3 程序状态寄存器,控制位,1、中断禁止控制位I和F；,2、处理器状态位T；,3、处理器模式位M0M4。,注意：不是所有模式位的组合都定义了有效的处理器模式，如果将非法值写入M4:0中，处理器将进入一个无法恢复的模式。,53,2.5.3 程序状态寄存器,保留位,CPSR中的保留位被保留将来使用。当改变CPSR标志和控制位时，请确认没有改变这些保留位。另外，请确保您的程序不依赖于包含特定值的保留位，因为将来的处理器可能会将这些位设置为1或者0。SPSR（SavedProgramStatusRegister）：普通模式和系统模式下是看不见SPSR这个寄存器的！只有当进入异常模式的时候，SPSR就会保存当前CPSR的状态，便于退出异常时恢复使用。,54,2.6 ARM体系的异常处理,异常简介,只要正常的程序流被暂时中止，处理器就进入异常模式。例如在用户模式下执行程序时，当外设向处理器内核发出中断请求导致内核从用户模式切换到异常中断模式。如果同时发生两个或更多异常，那么将按照固定的顺序来处理异常。,55,2.6 ARM体系的异常处理,异常优先级,当多个异常同时发生时，一个固定的优先级决定系统处理它们的顺序。,优先级由高到低,56,异常入口/出口,下表所示为异常返回地址值以及退出异常处理程序所推荐使用的指令。,注意：“MOVS PC,R14_svc”是指在管理模式执行MOVS PC,R14 指令，同样类似的指令还有“MOVS PC,R14_und”、“SUBS PC,R14_abt,#4”等。,57,2.6 ARM体系的异常处理,异常向量表,注：表中的I和F表示不对该位有影响，保留原来的值。,58,2.6 ARM体系的异常处理,异常的进入,当一个异常导致模式切换时，内核自动的做如下处理：,将异常处理程序的返回地址（加固定的偏移量）保存到相应异常模式下的LR；,将CPSR的当前值保存到相应异常模式下的SPSR；,设置CPSR为相应的异常模式；,设置PC为相应异常处理程序的中断入口向量地址，跳转到相应的异常中断处理程序执行；,BackAddr,JumpAddr,UserMode,ExceptionMode,程序代码正常运行在用户模式下。,59,2.6 ARM体系的异常处理,异常的进入,当一个异常导致模式切换时，内核自动的做如下处理：,将异常处理程序的返回地址（加固定的偏移量）保存到相应异常模式下的LR；,将CPSR的当前值保存到相应异常模式下的SPSR；,设置CPSR为相应的异常模式；,设置PC为相应异常处理程序的中断入口向量地址，跳转到相应的异常中断处理程序执行；,60,2.6 ARM体系的异常处理,异常的退出,当异常处理程序结束时，异常处理程序必须：,返回到发生异常中断的指令的下一条指令处执行，即就是说将LR中的值减去偏移量后移入PC；,将SPSR的值复制回CPSR；,BackAddr,CurrentAddr,UserMode,ExceptionMode,BackAddrOff,61,2.6 ARM体系的异常处理,异常的退出,当异常处理程序结束时，异常处理程序必须：,返回到发生异常中断的指令的下一条指令处执行，即就是说将LR中的值减去偏移量后移入PC；,将SPSR的值复制回CPSR；,清零在入口处置位的中断禁止标志。,62,2.6 ARM体系的异常处理,复位异常,当nRESET信号被拉低时，ARM处理器放弃正在执行的指令，等到nRESET信号再次变高时，处理器执行一下操作：,强制M4:0变为b10011，系统进入管理模式；将CPSR中的标志位I和F置位，IRQ与FIQ中断被禁止；将CPSR中的标志位T清零，处理器处于ARM状态；强制PC从地址0 x00开始对下一条指令进行取指；返回到ARM状态并恢复执行。,63,2.6 ARM体系的异常处理,中断请求异常,只有当CPSR中相应的中断屏蔽位被清除时，才可能发生IRQ异常，中断请求（IRQ）异常由一个nIRQ输入端的低电平所产生的正常中断。注：中断异常产生时，中断异常模式下的R14保存的是PC的值。,指令1的执行不会中断；,异常程序结束时返回到指令2；,进入中断服务程序时，指令3地址被保存在R14中。,64,程序运行在用户模式下，当一个IRQ异常中断发生时，内核切换到“中断模式”，并自动的做如下处理：,2.6 ARM体系的异常处理,进入IRQ异常模式,USR模式,IRQ模式,65,2.6 ARM体系的异常处理,退出IRQ异常模式,IRQ模式,USR模式,中断服务程序执行完毕后，系统将通过以下几步软件操作返回用户模式:,66,2.6 ARM体系的异常处理,快速中断请求异常,快速中断请求(FIQ)适用于对一个突发事件的快速响应，这得益于在ARM状态中，快中断模式有8个专用的寄存器可用来满足寄存器保护的需要（这可以加速上下文切换的速度）。不管异常入口是来自ARM状态还是Thumb状态，FIQ处理程序都会通过执行下面的指令从中断返回：SUBS PC,R14_fiq,#4 在一个特权模式中，可以通过置位CPSR中的F位来禁止FIQ异常。,67,FIQ中断的例子,“?”表示该位无关,BackAddr,JumpAddr,1,0,BackAddr-4,Thumb不是一个完整的体系结构，不能指望处理器只执行Thumb指令而不支持ARM指令集。因此，Thumb指令只需要支持通用功能，必要时可以借助于完善的ARM指令集，比如，所有异常自动进入ARM状态。,在系统模式下运行用户程序，当前处理器处于Thumb状态，执行Thumb指令代码，同时处理器还允许IRQ和FIQ中断。,指令1的在执行过程产生了FIQ中断。注：完成指令1的执行后才响应中断。,FIQ中断相应过程中，硬件自动执行如下动作：,将CPSR寄存器内容存入IRQ模式的SPSR寄存器,置为F和I（禁止FIQ和IRQ中断）；清零T位（进入ARM状态）；设置MOD位，切换处理器模式至FIQ模式。,将下一条的地址存入FIQ模式的LR寄存器，即指令3的地址。,将跳转地址存入PC，即FIQ中断服务函数的入口地址，实现跳转。,FIQ中断服务程序在ARM状态下执行现场保护等操作。,FIQ中断服务程序使用BX指令，将处理器从ARM状态切换到Thumb状态，通过置位CPSR的T位实现。,FIQ中断服务程序开始执行Thumb指令。,FIQ中断服务程序使用BX指令，将处理器从Thumb状态切换到ARM状态，通过清除CPSR的T位实现。,FIQ中断服务程序在ARM状态下执行恢复中断现场等操作。,FIQ中断异常处理结束后，异常处理程序完成以下动作：,将SPSR寄存器的值复制回CPSR寄存器；,将LR寄存的值减去一个常量（FIQ异常为4）后复制到PC寄存器，跳转到被中断的用户程序（指令2的地址）。,68,2.6 ARM体系的异常处理,未定义的指令异常,未定义指令异常是内部异常中断，当ARM处理器遇到一条自己和系统内部任何协处理器都无法执行的指令时，就会发生未定义指令异常，从而进入中断处理程序，同时软件可使用这一机制通过仿真未定义的协处理器指令来扩展ARM指令集。在仿真失败的指令后，捕获处理器执行下面的指令：MOVS PC,R14_und,69,2.6 ARM体系的异常处理,中止异常,中止表示当前对存储器的访问不能被完成，这是由外部ABORT输入信号引起的异常中断。中止类型有2种类型：,预取指中止：由程序存储器引起的中止异常；数据中止：由数据存储器引起的中止异常。,70,2.6 ARM体系的异常处理,预取指中止,当发生预取指中止时，ARM内核将预取的指令标记为无效，但在指令到达流水线的执行阶段时才进入异常。如果指令在流水线中因为发生分支而没有被执行，中止将不会发生。在处理中止的原因之后，不管处于哪种处理器操作状态，处理程序都会执行下面的指令恢复PC和CPSR并重试被中止的指令：SUBS PC,R14_abt,#4,71,2.6 ARM体系的异常处理,数据中止,当发生数据中止异常时，异常会在“导致异常的指令”执行后的下一条指令发生。在这种情况下，理想的状况是进入数据中止异常的ISR，然后在内存中挑选出问题，再重新执行导致异常的指令。在修复产生中止的原因后，不管处于哪种处理器操作状态，处理程序都必须执行下面的返回指令：SUBS PC,R14_abt,#8,72,2.6 ARM体系的异常处理,软件中断异常,软件中断异常(SWI)用于进入管理模式，通常用于请求一个特定的管理函数。SWI处理程序通过执行下面的指令返回：MOVS PC,R14_svc 这个动作恢复了PC和CPSR并返回到SWI之后的指令。SWI处理程序读取操作码以提取SWI函数编号。,73,2.6 ARM体系的异常处理,中断延迟,中断延迟即从外部中断请求信号发出到执行对应的中断服务程序ISR的第1条指令所需要的时间。通过软件程序设计来缩短中断延迟的方法有：中断优先级和中断嵌套。,74,2.7 ARM体系的存储方式,简介,ARM处理器采用冯诺依曼（Von Neumann）结构，指令、数据和I/O统一编址（即存在同一个空间）。只有装载、保存和交换指令可访问存储器中的数据。,ARM芯片一般在处理器核和外部存储器之间有一个存储器管理部件将局部总线的信号和时序转换为现实的外部总线信号和时序。,ARM7的规范定义了局部总线的信号和时序。,各芯片生产厂商制定了自己的外部总线的信号和时序。,75,2.7 ARM体系的存储方式,地址空间,ARM结构使用单个平面的232个8位字节地址空间。地址空间可以看作是包含230个32位字，或231个16位半字。如果地址向上或向下溢出地址空间，通常会发生翻转。注意：如果在取指操作时地址发生溢出，只要没有执行预取的无效指令，就不会导致异常。,76,2.7 ARM体系的存储方式,存储器格式,地址空间的规则要求字地址A：位于地址A的字包含的字节位于地址A,A+1,A+2和A+3；位于地址A的半字包含的字节位于地址A和A+1；位于地址A+2的半字包含的字节位于地址A+2和A+3；位于地址A的字包含的半字位于地址A和A+2；,77,2.7 ARM体系的存储方式,存储器格式,存储器系统有两种映射机制：小端存储器系统：在小端格式中，数据的高字节存放在高地址中。大端存储器系统：在大端格式中，数据的高字节存放在低地址中。,0 x120 x340 x560 x78,0 x780 x560 x340 x12,78,2.7 ARM体系的存储方式,非对齐的存储器访问,ARM结构通常希望所有的存储器访问都合理的对齐，具体来说就是字访问的地址通常是字对齐的，而半字访问使用的地址是半字对齐的。不按这种方式对齐的存储器访问称为非对齐的存储器访问。将一个非字（半字）对齐的地址写入ARM（Thumb）状态的R15寄存器，将引起非对齐的指令取指。在一个非字（半字）对齐的地址读写一个字（半字），将引起非对齐的数据访问：,79,练习题,1、3、4、5、7、8、9、11、12、13、14、15、17、18、19、20、21。,