功率集成电路版图设计专业知识讲座课件.ppt
2023/2/11,1,主要内容,PIC版图特点隔离版图整体布局,2023/2/11,2,功率集成电路版图特点,PIC版图最大的区别在于增加功率器件,2023/2/11,3,功率集成电路版图特点,PIC版图设计时应当综合考虑器件：终端结构大电流寄生参数温度梯度噪声闩锁效应隔离等,2023/2/11,4,温度梯度,在所有接触到的半导体器件和电路中，温漂效应都是或多或 少存在，如温度升高会引起Vbe的变化，破坏电流镜的平衡；VDMOS器件具有负温度系数，温度升高其电流减小。在实际版图布局过程中，不同器件流过电流密度不同，温度 变化也不同。特别是大电流功率器件在工作状态时的结温是 最不稳定的且易变化，它不仅影响器件自己的特性，而且还 影响周围器件和电路的性能。,2023/2/11,5,温度梯度版图布局,将所有功耗较大的功率元件放在芯片的一边，而将对热敏感 的器件和电路（例如差分对、带隙基准源和高精度电阻等）放在芯片的另一边；唯一不同的是过温检测器件紧挨着功耗较大的功率元件，以 便更好的检测芯片的结温并采取措施；在匹配过程中，应当将匹配的晶体管放在离开热源距离相等 的地方，或者放在平衡热梯度的方向上；,2023/2/11,6,PIC版图例子,2023/2/11,7,发热器件设计,发热器件的设计还要考虑热对称性和热均匀性，尽量避 免在 芯片的某一点很小范围内，出现温度远远超过电路的极限工 作温度（175-200）的热斑。实践表明，“热斑”是半导体功率器件可靠性的宿敌，因此 必须防止“热斑”的产生，而功率器件每个基本单元所承受 电流的不均匀是“热斑”产生的主要原因。,2023/2/11,8,噪声,噪声的来源：金属线干扰衬底噪声器件本身噪声,2023/2/11,9,金属线干扰抑制,在设计数字和模拟电路的接口时，应避免从高压线或传 输线注入噪声。对于PIC而言，很多高压线流过的电压 高达上千伏以上，需格外关注；在设计信号线的走线时，在信号线两边铺设同层金属的 接地屏蔽线，以做到屏蔽噪声干扰的效果。,2023/2/11,10,衬底噪声,数字电路、高压电路引起的开关噪声会通过公共衬底耦合到敏感的模拟电路，从而影响其性能。衬底耦合噪声已经成为制约其性能的重要因素。这主要有两种物理过程会引起注入到衬底的电流：1.开关节点会通过结电容或者互连线电容向衬底注入电流，即 电容耦合注入；2.当MOS 管的漏端电场大到一定程度后，就会引起撞击电离，生成的电子-空穴对会注入到衬底。,2023/2/11,11,衬底噪声的机理,2023/2/11,12,衬底噪声抑制,简单方法就是在敏感模拟电路周围增加一些保护环，比 如N注入保护环和P注入保护环。实践中发现，采用独立的或组合的N注入保护环和P注入 保护环对隔离效果还是有明显的差别，其中采用独立管 脚的P+隔离环(p-sub)是最为有效的隔离衬底耦合噪声的 方法之一。,2023/2/11,13,噪声抑制例子,2023/2/11,14,闩锁效应,对于高耐压（大于100V）的功率集成电路，就必须仔细考虑 其中的闩锁效应，并提出合理的抑制闩锁效应措施。一般闩锁问题，可以通过改进工艺来解决，如采用外延工艺、SOI工艺等，但是这也会大大增加生产成本。功率集成电路的 工艺一般较复杂和特殊，所以工艺改进实现难度较大，一般主 要从版图布局布线和保护结构上进行考虑。,2023/2/11,15,功率集成电路中低压电路防闩锁结构研究,2023/2/11,16,功率集成电路中低压电路防闩锁结构研究,通过在左侧GND上加脉冲电压产生村底电流，引起闩锁触发。,对于P注入和N注入距离阱的空间X1和X2进行模拟，看这两个距离对触发电压的影响程度。,2023/2/11,17,功率集成电路中低压电路防闩锁结构研究,(1)X1可变，X2不变,变化X1对闩锁触发电压的影响,2023/2/11,18,功率集成电路中低压电路防闩锁结构研究,闩锁触发时电流、电势曲线图,原因分析：阱内的少子是在一个三维空间运动，其形成闩锁触发的路径主要有两个方向，纵向和横向；少子从纵向流出阱外的路径比横向的路径短，而且纵向的截面积比横向截酉积 大，这样大部分少子就会从阱的底部流出阱外，所以增加横向路径，对整个 触发影响不大。只有增加纵向路径，使纵向少子电流在流出阱外之前就复合，才能够使触发电 压增加。,2023/2/11,19,功率集成电路中低压电路防闩锁结构研究,(2)X2可变，X1不变,变化X2对闩锁触发电压的影响,2023/2/11,20,功率集成电路中低压电路防闩锁结构研究,X2与触发电压基本呈线性增加趋势，拉大横向寄生三极管基 区宽度，即减小了寄生管的电流增益，从而需要更大的触发电 压。在无保护环情况下，低压CMOS结构抗闩锁方法：阱内P+注入 与阱边界距离满足DRC规则，而衬底中的N+与阱边界距离在 版图允许的范围内尽量大。,2023/2/11,21,保护环对低压电路闩锁触发的影响,带多子保护环的低压CMOS结构,2023/2/11,22,只在阱内加N+环并接电源。当电极1上的脉冲电压达到200V时，电源 上基本没有电流。阱内的多子环减小了阱内寄生管的基区电阻，从而 提高了触发电压，由于阱的空间比整个衬底小，所以在阱内加多子环 以提高触发电压的效果会比衬底明显。只在衬底加P+环。当电极1上的脉冲电压在200V时，监测到从电极2 到电极4有大电流通路。原因是衬底的空间相对于阱大得多，改变衬 底寄生电阻的阻值不明显。阱内加多子环、衬底加多子。,2023/2/11,23,保护环对低压电路闩锁触发的影响,少子环保护。从理论上讲阱内加多子环、衬底加少子环的结构，其电源电流比只在阱内加多子环电源电流峰值下降了20左右。这种双环结构抗闩锁较为理想。但是在功率集成电路实际版图 中，尽量可以考虑用阱多子环，而少用衬底少子环保护结构，是由于少子环接低压电源，所以不可避免的在环上也会有电流，整个低压电源电流是一个电流的叠加损耗。,2023/2/11,24,功率集成电路中低压电路防闩锁结构研究,综合以上各种抗闩锁版图保护措施，得出的低压电路部分的防闩锁最佳方案是：在阱中加入多子保护环，同时保证衬底中低压N管与阱 内P管之间的距离。,2023/2/11,25,高低压电路之间防闩锁结构研究,2023/2/11,26,高低压电路之间防闩锁结构研究,2023/2/11,27,高低压电路之间防闩锁结构研究,2023/2/11,28,高低压电路之间防闩锁结构研究,2023/2/11,29,高低压电路之间防闩锁结构研究,(1)少子保护环的抗闩锁研究,2023/2/11,30,高低压电路之间防闩锁结构研究,少子保护环接在不同电位下对抗闩锁的影响,电极1 上的电流模拟结果对比,少子环接电源，可以很好阻挡从高 压处的衬底电流流向低压部分；少子环接地，由于环的电位较低，从高压处来的衬底电流就有一部分 流向环里，即环吸收了一 部分衬底 电流。,2023/2/11,31,高低压电路之间防闩锁结构研究,少子保护环接在不同位置对抗闩锁的影响,少子环接地在不同位置下电源端电流对比,衬底电流是从高压处引起的，靠近 高压相对可以更好的吸收衬底电流,离低压部分近，会使闩锁结构中的 寄生电阻RS4、RS5增加，这样反而 更容易使衬底的横向寄生三极管开 启。,2023/2/11,32,高低压电路之间防闩锁结构研究,少子保护环不同宽度对抗闩锁的影响,不同宽度少子环模拟结果对比,阱的宽度越大，可以吸收衬底电流的面积越大，因此保护的效果越好。,2023/2/11,33,高低压电路之间防闩锁结构研究,(1)少子保护环的抗闩锁研究结论：在高低压器件之间靠近高压处加入一道接地的并且有一定宽度的少子环，可以大大提高闩锁的触发电压。,2023/2/11,34,高低压电路之间防闩锁结构研究,(2)多子保护环的抗闩锁研究,2023/2/11,35,高低压电路之间防闩锁结构研究,高低压之间的多子保护环结构其实质是吸收从高压电路过 来的位移电流，从而避免低压CMOS结构的闩锁结构触发。加入多子结构，也就是增加了多子环周围的浓度，这样寄 生电阻RS2的值就减小，从而使触发低压CMOS闩锁的衬 底位移电流增加。而且不难得知，多子环越靠近低压部分，其保护的效果越好。,2023/2/11,36,高低压电路之间防闩锁结构研究,不同结构的多子环的电源端电流对比,(5 um),(60 um),2023/2/11,37,高低压电路之间防闩锁结构研究,(3)整体保护结构,功率驱动芯片中高低压之间防闩锁整体方案,靠近高压和低压结构做一道多子环，同时在两道多子环之间靠近高压部分做一道少子环。,2023/2/11,38,寄生参数,在PIC中，当高压信号线出现交叉时，通常会出现杂散的漏 电流。这种漏电流产生的原因是由于交叉引起信号线和衬底 之间的寄生电容。当高频信号通过芯片时漏电流会变大，特别是高压金属线的 宽度大，寄生电容的数值较一般信号线寄生电容更大。如果 高压金属线存在比较大的电压摆动，这些寄生电容会大大降 低IC的工作频率。,2023/2/11,39,终端结构,当功率集成的最高耐压大于100伏时，就必须考虑增加终端 结构，从而防止局部电场集中和电场分布不均，减弱表面 电场，最终使击穿电压提高到所需的数值。对于不同结构 的功率器件，其终端结构也有差异。具体见第二章。,2023/2/11,40,隔离间距,隔离技术是功率集成电路工艺中必须要考虑的关键之一。当隔离方式确定之后，进行版图设计时，隔离间距（器 件到隔离注入、器件到器件等之间间距）也是需要格外 关注的问题。,2023/2/11,41,隔离间距抑制,隔离间距和耐压、衬底浓度、注入浓度等工艺参数都有 着密切的联系。采用TCAD软件来仿真这些数值，从而保证耐压前提下尽 可能减小隔离的距离。,2023/2/11,42,瞬态,在功率集成电路设计过程中，应充分考虑高压脉冲信号和长时 间加电这两种情况。对于大电流，必须特别注意其通路的金属线布局，应当尽可能 降低连线电阻。加宽大电流引线，大电流效应可以得到减弱，但不能完全消除。引线太宽会存在一些问题，如导致大面积的铝金属引线反射面 积大，会给光刻带来误差；大面积的金属容易剥落，一般采用的 方法是在大面积金属上刻上一些开孔。,2023/2/11,43,隔离版图考虑,PN结隔离自隔离SOI隔离,2023/2/11,44,PN结隔离版图,对于PN结隔离工艺而言，由于在外延层（一般为N型）上进 行P杂质深扩散直至扩穿外延层到达P型衬底，因而在硅片平 面形成一个个孤立的硅岛 在进行PN结隔离版图设计过程中一般主要考虑两个方面，一 个是版图布局，另一个则是隔离尺寸。需要注意的是P+隔离区本身需要一定的宽度尺寸要求。,2023/2/11,45,PN结隔离版图示意,2023/2/11,46,版图布局,版图布局主要决定一个硅岛内制作一个高压器件还是 多个功率器件，如果将多个功率器件制作在同一个硅 岛内，就必须考虑功率器件之间的相互影响以及这些 影响是否涉及电路性能等等。,2023/2/11,47,隔离尺寸,考虑隔离尺寸的安全距离，必须全面考察所有注入区之间的 安全距离，只有这样才能确保功率集成电路的版图不出现遗 漏，从而保证PIC电路正常工作。如果器件工作电压提高，显然边界间距离必须拉大才能满足 击穿电压要求，不然就会产生功率器件高压端注入到隔离区 的提早击穿，影响甚至破坏电路的正常工作。,2023/2/11,48,各注入区到隔离区边界的隔离尺寸,2023/2/11,49,自隔离版图,自隔离工艺是PN结隔离技术的一种特殊方式，它利用器 件注入区和衬底之间天然形成的PN结进行隔离。版图的 不同之处在于原先的P+隔离区被场氧化区（或者沟槽隔 离区）取代。,2023/2/11,50,自隔离的版图示意,2023/2/11,51,隔离尺寸,自隔离版图中没有P+隔离区，隔离尺寸只需要考 虑不同器件之间的安全距离，即不同器件注入区 之间的安全尺寸。,2023/2/11,52,各注入区之间的隔离尺寸,2023/2/11,53,SOI隔离版图,SOI隔离的特点之一就是消除隔离区宽度随击穿电压变化 这一缺点，同时硅岛和硅岛之间的击穿电压只与SOI隔离 厚度有关。在一个硅岛内一般只有一个功率器件，这样在 实际过程中就不需要像PN结隔离或自隔离一样考虑这些隔 离尺寸。唯一需要考虑的是增加SOI隔离之后对器件特性的影响，因 而很多设计直接将SOI隔离放在器件结构设计中进行考虑。,2023/2/11,54,整体版图布局,对于功率集成电路而言，整体版图布局是版图设计之前 必须认真考虑的，它直接关系到最终版图优化的程度。版 图布局不好，极有可能对功率集成电路的性能和可靠性带 来很多问题。,2023/2/11,55,版图布局要点,一般功率集成电路版图布局遵循以下几点：高压功率电路和低压电路版图分开。这包括器件、电路、金 属线等都需分开；在芯片任划一条线上，满足从功率电路到数字电路再到模拟 电路排序关系。这样的排序，可以尽可能将模拟电路放在远 离功率电路或器件的地方，特别是对热敏感的器件和电路放 在最远处；,2023/2/11,56,版图布局要点,在高压功率电路和低压电路版图之间增加多子或少子保护 环，既减小噪声，又抑制闩锁效应；PAD放置也遵循高压和低压分开原则。高压PAD和低压 PAD分开，并避免交叉。温度检测电路紧靠功率器件放置，这样才能最快最准的检 测到功率器件的结温；,2023/2/11,57,版图布局要点,高压电源和高压地尽量采用双层或多层宽金属布线，降低 电流在金属线上的压降；终端结版图结构采用圆弧或类圆形布局，尽可能减小有尖 端的版图，这样可以减小电场集中，提高击穿电压和降低 漏电；当需要的功率器件处理电流较高时，功率器件采用多个并 联的方式，而不是采用一个宽长比巨大的功率器件。,2023/2/11,58,PN结隔离,200V PDP扫描驱动IC的整体版图,VDMOS,VDMOS,LOGIC,2023/2/11,59,自隔离,700V TOP 223整体版图,700V LDMOS,2023/2/11,60,SOI隔离,500V直流无刷马达驱动芯片整体版图,
