DSP原理及应用PPT教程-第二章 DSP芯片结构和CPU外围电路.ppt

第二章 DSP芯片结构和CPU外围电路,讲课内容：1）TMS320C55x处理器的特点2）TMS320C55x处理器的CPU结构3）TMS320C55x处理器的CPU外围电路,2.1 DSP芯片结构,第二章 DSP芯片结构和CPU外围电路,第二章 DSP芯片结构和CPU外围电路,2.1 DSP芯片结构2.1.1 TMS320C55x处理器的特点采用改进的哈佛结构。1条读程序数据总线(PB)，5条数据总线(BB,CB,DB,EB,FB)，和他们对应的6条地址总线(PAB,BAB,CAB,DAB,EAB,FAB)40位和16位的算术逻辑单元(ALU)各1个,1个40位的移位器4个40位的累加器(AC0,AC1,AC2,AC3)和(T0,T1,T2,T3)1717比特的硬件乘法器和一个40比特专用加法器的组合(MAC)比较、选择和存储单元数据地址产生单元(DAGEN)和程序地址产生单元(PAGEN)数据空间和和程序空间位同一物理空间，采用统一编址,第二章 DSP芯片结构和CPU外围电路,2.1.2 TMS320C55x CPU CPU有4个功能单元：指令缓冲单元(I单元)，程序流程单元(P单元)，地址数据流程单元(A单元)和数据计算单元(D单元)CPU结构示意图,第二章 DSP芯片结构和CPU外围电路,1、指令缓冲单元(I Unit),由指令缓冲队列(IBQ)和指令译码器构成。I单元从程序数据总线接收程序指令代码(每次接收32比特程序代码)放到IBQ(最多可存放64字节的未译码指令)中。指令译码器从指令缓冲队列中取指令(每次取6字节的程序代码)进行变长8/16/24/32/48位）指令译码。译码后的数据分别送到P单元，A单元，D单元处理。,指令缓冲单元（I单元）图,第二章 DSP芯片结构和CPU外围电路,2、程序流程单元(P Unit)组成：P单元由程序地址产生逻辑电路和一组寄存器组构成。主要功能产生所有I单元读取指令所需的24比特程序地址、控制指令读取顺序。一般情况下，产生的都是（连续）顺序地址。在遇到指令要求读取非连续地址程序代码时，也可以根据来自I单元的立即数和D单元的寄存器值产生所需的地址，并将产生地址送到PAB。,程序流程P单元结构图,第二章 DSP芯片结构和CPU外围电路,在程序流程单元中，控制和影响程序地址的寄存器有5类：1)程序流程寄存器，包括：PC程序计数器，RETA返回地址寄存器，CFCT控制流程关系寄存器；2)块重复寄存器，包括：BRC0、BRC1块重复寄存器0和1、RSA0、RSA1块重复起始地址寄存器，REA0、REA1块重复结束地址寄存器0和1；3)单重复寄存器，包括：RPTC单重复计数器，CSR计算单重复寄存器；4)中断寄存器，包括：IFR0、IFR1（标志），IER0、IER1（使能），DBIER0、DBIER1（调试中断使能）；5)状态寄存器：ST0_55、ST1_55、ST2_55、ST3_55,第二章 DSP芯片结构和CPU外围电路,3、地址流程单元（A Unit）功能和组成：产生读写数据空间的地址。由数据地址产生电路(DAGEN)，16比特的算术逻辑ALU电路和一组寄存器构成。DAGEN 可以根据I单元的立即数和本A单元的寄存器数据产生读写数据空间的所有地址。在间接寻址中，还需要有P单元来指示采用那种寻址模式。,地址流程单元结构图,第二章 DSP芯片结构和CPU外围电路,A单元16位ALU的功能 能接收I单元数据，又能够和存储器、I/O空间、A单元寄存器、D单元寄存器和P单元寄存器进行数据交换，完成算术、逻辑、位操作、移位、测试、旋转等操作。A单元包括的寄存器有下列4种类型：1)数据页寄存器(Data Page Register)：DPH、DP、（接口数据页）PDP 2)指针寄存器(Pointers)：CDPH、CDP系数数据、SPH、SP、SSP栈、XAR0XAR7辅助 3)循环缓冲寄存器(Circular Buffer Registers)：BK03、BK47、BKC大小，BSA01、BSA23、BSA45、BSA67、BSAC起始地址 4)临时寄存器(Temporary Registers)：T0T3,第二章 DSP芯片结构和CPU外围电路,4、数据计算单元(D Unit)D单元包括了CPU的主要计算部件，能够完成高效的计算功能。组成：移位器、40比特算术逻辑ALU电路、两个乘累加器(MAC)和若干寄存器组构成。移位器D单元移位器能够接收来自I单元的立即数，与存储器、I/O空间、A单元寄存器、D单元寄存器和P单元寄存器进行双向通信。此外，还向D单元的ALU和A单元的ALU提供移位后的数据。,数据计算单元结构图,第二章 DSP芯片结构和CPU外围电路,2.1.3 CPU外围电路：除CPU以外的一些功能单元和外部接口。时钟发生器(Clock)定时器(Timer)多通道缓冲串口(McBSP)主机接口(EHPI)外部存储器接口(EMIF)通用输入/输出口(GPIO)片内存储区(Momery)DMA控制器 高速指令缓冲存储器(Instruction cache),第二章 DSP芯片结构和CPU外围电路,2.2时钟发生器1、工作模式(1)功能 将输入时钟CLKIN变为CPU及外围电路所需要的工作时钟。通过时钟输出脚CLKOUT输出，供其它器件使用。(2)组成 时钟发生器由一个数字锁相环(DPLL)和一个模式控制寄存器(CLKMD)组成。,第二章 DSP芯片结构和CPU外围电路,(3)两种工作模式(模式控制寄存器标志位的定义),若PLL_ENABLE0，DPLL工作于旁路(BYPASS)模式。若PLL_ENABLE1，DPLL工作于锁定(LOCK)模式。,旁路模式中：DPLL只对输入时钟CLKIN作简单的分频，分频次数由BYPASS_DIV字段确定。若BYPASS_DIV00，为一分频，即CLKOUT等于CLKIN。若BYPASS_DIV01，为二分频，即CLKOUT等于CLKIN的一半。若BYPASS_DIV1x，为四分频，即CLKOUT等于CLKIN的四分之一。,第二章 DSP芯片结构和CPU外围电路,锁定模式中 DPLL锁相环对输入时钟CKLIN进行跟踪锁定，可得到如下输出的时钟频率：PLL_MULT：锁定模式下的倍频次数，取值0到31PLL_DIV：锁定模式下的分频次数，取值0到3。,5比特,2比特,第二章 DSP芯片结构和CPU外围电路,4、使用方法(1)DSP复位对时钟发生器的影响 在DSP复位期间和复位后，DPLL工作于旁路模式，此时的分频次数(BYPASS_DIV)由CLKMD管脚上的电平确定，从而确定了它的输出时钟频率。若CLKMD管脚为低电平，则BYPASS_DIV00，CLKOUT等于CLKIN。若CLKMD管脚为高电平，则BYPASS_DIV01，CLKOUT等于CLKIN的一半。,第二章 DSP芯片结构和CPU外围电路,(2)失锁对时钟发生器的影响 锁相环是通过对输入基准时钟进行跟踪锁定来稳定其输出时钟的，在锁定之后，由于某些因素使其输出时钟发生偏移，即失锁。发生失锁时，DPLL的动作由IOB字段控制：若IOB1，时钟电路会自动切换到旁路模式，并重新开始跟踪锁定过程，在锁定后又自动切换回锁定模式。若IOB=0，DPLL会继续输出时钟，而不管锁相环是否失锁,第二章 DSP芯片结构和CPU外围电路,(3)省电状态对时钟发生器的影响 当时钟发生器退出省电(IDLE)状态时，不管进入省电状态之前工作于什么模式，DPLL都会切换到旁路模式，并由IAI字段确定进一步操作：若IAI1，DPLL将重新开始整个跟踪锁定过程。若IAI=0，DPLL将使用与进入省电模式之前相同的设置进行跟踪锁定,第二章 DSP芯片结构和CPU外围电路,5、DPLL模式控制寄存器CLKMD(1)BREAKLN为失锁指示(只读)0：表示由于某种原因引起PLL失锁；1：表示处于锁定状态，或发生对CLKMD寄存器的写操作。(2)LOCK为锁定模式指示(只读)0：表示DPLL处于旁路模式 1：表示DPLL处于锁定模式,第二章 DSP芯片结构和CPU外围电路,6、时钟发生器应用举例问题：假定输入时钟频率CLKIN为20MHz，而DSP需要的工作时钟为160MHz。解:(1)需要将时钟发生电路设为锁定模式；(2)根据倍频次数PLL_MULT与分频次数PLL_DIV的关系,PLL_MULT=8(PLL_DIV+1),PLL_DIV和PLL_MULT为(0，8),(1，16),(2，24)或(3，32),第二章 DSP芯片结构和CPU外围电路,(3)取PLL_DIV和PLL_MULT为(0，8)，要求DPLL失锁或退出省电状态后重新锁定，即IOB=IAI=1。例程如下：MOV#0X6413，PORT(#CLKMD)0110 0100 0001 0011,第二章 DSP芯片结构和CPU外围电路,2.3通用定时器一、组成和框图 C5509 DSP片内有两个定时器：Timer0，Timer1；具有定时或计数功能。计数器在每个时钟周期减1，当减到0就产生一个输出信号。该输出信号可用于中断CPU或触发DMA传输(称为定时器事件)。定时器由时钟、控制寄存器、计数器和定时器事件等部分构成。,第二章 DSP芯片结构和CPU外围电路,1、时钟部分 可采用内部CPU时钟；也可采用来自TIN/TOUT管脚的外部输入时钟。2、两个定时器 一个用于定时器工作(递减方式)一个用于CPU读写(设置定时长度),3、定时器事件产生三个输出信号：CPU中断、DMA同步事件、TIN/TOUT管脚输出信号。,第六章 DSP芯片内的CPU外围电路,二、时钟部分 定时器的工作时钟可来自DSP内部的CPU时钟，也可来自TIN/TOUT管脚输入的外部时钟。具体时钟源的选择和TIN/OUT管脚的功能由控制寄存器TCR中的FUNC字段确定。FUNC00时，TIN/TOUT为高阻态，时钟源为CPU时钟。该模式为复位后的缺省模式。FUNC=01时，TIN/TOUT为定时器输出，时钟源为CPU时钟，可以输出时钟信号或脉冲信号。FUNC=10时，TIN/TOUT为通用输出，时钟源为CPU时钟。此时，TIN/OUT作为通用输出，其电平由控制寄存器TCR中的DATOUT字段确定。FUNC=11时，TIN/TOUT为时钟源输入，定时计数器将在其上升沿递减。,第二章 DSP芯片结构和CPU外围电路,三、计数器部分 C5509定时器的计数器分为两类：一类用于定时器工作，一类用于CPU设置定时长度。定时长度为20比特：4比特的预定标器和16比特的主计数器。其中，4比特的预定标值由预定标寄存器PRSC定义：16比特主定时器的值由定时周期寄存器PRD定义。,第二章 DSP芯片结构和CPU外围电路,定时器的工作方式 设定时器的工作时钟周期为Tclock,则定时长度T可用下式计算：定时器的设置步骤 CPU将定时长度的预定标值和周期值分别写入TDDR和PRD 将控制寄存器TCR中的TLB设为1，使定时器把PRD值和 TDDR值分别拷贝到它的工作寄存器TIM和PSC中。把控制寄存器TCR中的TSS字段设为0启动定时器。,TTclock(PRD+1)(TDDR+1),第二章 DSP芯片结构和CPU外围电路,四、定时器控制寄存器TCR IDLE_EN：省电控制使能位，0：禁止省电模式，1：允许省电模式 INT/EXT：时钟源从内部切换到外部的指示标志，当时钟源从内部切换到外部要检测此位来决定是否准备好使用外部时钟。0：定时器没准备好使用外部时钟，1：定时器准备好使用外部时钟。ERR_TIM：定时器错误标志，0：正常，1：错误,第二章 DSP芯片结构和CPU外围电路,FUNC：定时器工作模式选择；TLB：定时长度拷贝控制，0：停止拷贝，1：拷贝 SOFT和FREE：在仿真时遇到高级语言调试器断点时的处理方式 00：定时器立刻停止 01和11：定时器继续运行 10：在主计数器TIM减为0时停止。PWID：TIN/TOUT管脚输出脉冲的宽度。当PWID00时，TIN/TOUT输出脉宽为1个CLKOUT周期 当PWID01时，TIN/TOUT输出脉宽为2个CLKOUT周期 当PWID10时，TIN/TOUT输出脉宽为4个CLKOUT周期 当PWID11时，TIN/TOUT输出脉宽为8个CLKOUT周期,第二章 DSP芯片结构和CPU外围电路,ARB：自动重装控制。0：不自动重装，1：自动重装，即每次TIM减为0时，定时器又会把PRD值和TDDR值分别拷到TIM和PSC，继续定时。TSS：定时器停止控制，0：启动，1：停止 C/P：TIN/TOUT引脚输出脉冲/时钟选择，0：输出脉冲，1：输出时钟。POLAR：TIN/TOUT引脚输出信号的极性，0：正极性，1：负极性 DATOUT：TIN/TOUT引脚作通用输出时的电平，0：低电平，1：高电平,第二章 DSP芯片结构和CPU外围电路,五、应用举例 假定定时器0的工作时钟为160MHz，请配置定时长度为5ms的定时器。解：根据定时器公式：即(PRD+1)(TDDR+1)800000取TDDR=15(0 x0F)、PRD=49999(0 xC34F)。完成这一定时长度的程序如下：MOV#0 x000f，PORT(#PRSC0)；写入预定标值。MOV#0 xc34f，PORT(#PRD0)；写入周期值 MOV#0 x0fd0，PORT(#TCR0)；将PRD0和TDDR0分别拷贝到 TIM0和PSC0 MOV#0 x0Bc0，PORT(#TCR0)；TLB=TSS=0，停止拷贝，开始定时,第二章 DSP芯片结构和CPU外围电路,2.4 外部存储器接口EMIF,TMS320C5509 DSP的外部存储器接口EMIF有：16位的数据总线D15:0；4个片选输出CE3:0和其它多种控制信号。能支持多种不同类型的外部存储器件。,片选空间EMIF接口的4个片选空间对应的地址如图所示。,ST3_55中的MPNMC字段控制片内ROM的使用 1：CE3空间长度为4MB 0：后32KB空间被片上ROM占用。,第二章 DSP芯片结构和CPU外围电路,一、与外部存储器接口方法 C5510 DSP的外部存储器接口EMIF可以提供高度灵活的接口方式，每个片选都可以连接不同类型的存储器件，单独设置读写时序参数等。支持的接口有：包括异步 SRAM、ROM、FLASH(闪速存储器)、EPROM等，EMIF能够提供可配置的定时参数，提供高度灵活的存储器时序。每个接口都可以支持程序代码访问 32bit数据访问、16bit数据访问、8bit数据访问。,第二章 DSP芯片结构和CPU外围电路,1、片选控制寄存器CEx_1(x=03)根据片选控制寄存器中的MTYPE段来设置访问类型。MTYPE 000：异步，8比特宽 MTYPE 001：异步，16比特宽 MTYPE 010：保留 MTYPE 011：16比特宽的SDRAM,第二章 DSP芯片结构和CPU外围电路,2、异步存储器接口方案,ARDY：异步访问就绪指示，使EMIF可以延缓异步访问速度。,A13:0：14位地址数据总线。,D15:0：16位数据总线,第二章 DSP芯片结构和CPU外围电路,EMIF的异步读操作时序,地址有效,读选通有效,外部器件没准备好,第二章 DSP芯片结构和CPU外围电路,EMIF的异步写操作时序,第二章 DSP芯片结构和CPU外围电路,与EMIF的异步接口有关的寄存器 全局控制寄存器EGCR 全局复位寄存器EMI_RST 总线错误状态寄存器EMI_BE 片选0空间控制寄存器1/2/3 CE0_1/CE0_2/CE0_3 片选1空间控制寄存器1/2/3 CE1_1/CE1_2/CE1_3 片选2空间控制寄存器1/2/3 CE2_1/CE2_2/CE2_3 片选3空间控制寄存器1/2/3 CE3_1/CE3_2/CE3_3,第二章 DSP芯片结构和CPU外围电路,全局控制寄存器EGCR（控制4个片选空间的公共参数）,MEMFREQ：同步存储器的时钟频率，00：CLKEM是DSP CPU时钟 01：DSP 时钟的2分频。WPE：后写使能，0：禁止，1：使能 MEMCEN：同步存储器时钟输出使能,决定CLKMEM是否使用 ARDY：ARDY管脚上的输入电平，0：外部器件没有准备好，1：表示准备好。HOLD_：HOLD_管脚上的输入电平。HOLDA_：HOLDA_管脚上的输出电平。表示DSP对外部总线征用的响应。NOHOLD：外部总线征用使能。,第二章 DSP芯片结构和CPU外围电路,总线错误状态寄存器EMI_BE（标志总线错误的类型和位置）,如果访问出错，置位寄存器中相应的标志位，表示出错的原因 TIME：超时错误 CE3/CE2/CE1/CE0：表示访问CE3/CE2/CE1/CE0出错。DMA：DMA出错 FBUS/EBUS/DBUS/CBUS：表示CPU读或写这些总线出错。PBUS：程序总线出错。,第二章 DSP芯片结构和CPU外围电路,EMIF 全局复位寄存器EMI_RST任何对EMI_RST寄存器的写操作都会复位EMIF状态机，但是不改变当前的配置，此寄存器不可读。,第二章 DSP芯片结构和CPU外围电路,片选控制寄存器CEx_1(x=03)MTYPE：存储器的类型 READ SETUP：读建立时间，115个DSP时钟周期 READ STROBE：读选通时间，115个DSP时钟周期 READ HOLD：读保持时间，03个DSP时钟周期,第二章 DSP芯片结构和CPU外围电路,片选控制寄存器CEx_2(x=03)READ EXTENDED READ：读延长保持时间，13个DSP时钟周期 WRITE EXTENDED READ：写延长保持时间，13个DSP时钟周期 WRITE SETUP：写建立时间，115个DSP时钟周期 WRITE STROBE：写选通时间，115个DSP时钟周期 WRITE HOLD：写保持时间，03个DSP时钟周期,第二章 DSP芯片结构和CPU外围电路,片选控制寄存器CEx_3(x=03)TIMEOUT：从选通STROBE的第三个周期开始，若在TIMEOUT个周期后，仍没有响应，视为访问超时错误。0表示不允许超时，仅对异步存储器起作用。注意：三个片选控制寄存器中除MTPYE外，其它仅对异步存储器的时序阶段设置，对同步存储器不影响。,第二章 DSP芯片结构和CPU外围电路,3、同步动态RAM接口 SDRAM是一种高密度，高速率的同步动态RAM，它按行列的方式来组织存储阵列，并通过行列地址对数据读写。C5509的EMIF能支持容量为64Mbit或128Mbit宽度为16位的SDRAM。,5、应用举例,问题：假定有一个16位宽的异步SRAM接在EMIF的片选空间1(CE1)上，要求将C5509片内DARAM中从地址000060H开始的200个16位的数，写入该SRAM中从地址208800h开始的数据区域中。解：MOV#0 x0000，PORT(#EMI_RST)；复位EMIF状态机等待100个周期 RPT#99；单指令无条件重复，下条指令重复991100次 NOP；空操作指令，需要的周期数为1 MOV#0 x000f，PORT(#EGCR)；禁止同步时钟和总线占用请求 MOV#0 x121D，PORT(#CE1_1)；MTYPE001，16位异步存储器，；RSETUP2,RSTROBE7，RHOLD1 MOV#0319，PORT(#CE1_2)；没有延长保持时间，；WSETUP=3,WSTROBE=6,WHOLD=1 MOV#0 x001F，PORT(#CE1_3)；TIMEOUT31,第二章 DSP芯片结构和CPU外围电路,AMOV#000060h，XAR0 AMOV#208800h，XAR2 RPT#199 MOV dbl(*AR0+)，dbl(*AR2+)；利用AR间接寻址，生存地址之后1 NOP,第二章 DSP芯片结构和CPU外围电路,作业：假定有一个16位宽的异步SRAM接在EMIF的片选空间1(CE1)上，要求如下:将C5510片内DARAM中从地址000060H开始的100个16位的数，写入该SRAM中从地址208800h开始的数据区域中。读/写建立、读/写选通、读/写保持时间均为3个DSP时钟周期。读/写延长保持时间为2个DSP时钟周期设计任务：(1)画出EMIF与该SRAM接口连接图(2)试编写完成设计要求的程序,第二章 DSP芯片结构和CPU外围电路,2.5 增强型主机接口EHPI C5509DSP有一个16位的增强型主机接口EHPI，可与外部主机相连，使DSP系统受控于外部主机。EHPI主要有：地址寄存器HPIA，数据寄存器HPID，控制寄存器HPIC和控制逻辑构成。通过专门的EHPI通道与DSP内的DMA控制器相连，使主机能够访问DSP的片内存储空间和部分外部存储空间。,第二章 DSP芯片结构和CPU外围电路,一、地址/数据 14位的地址总线HA13:0：可以访问16K16的存储空间 数据总线HD 15:0:用于连接外部主机和内部的数据寄存器HPID，支持8比特、16比特的数据访问。字节选择信号HBE1:0:用于选择访问的字节 HBE1:000：按字的方式访问，使用16位数据总线HD 15:0 HBE1:001：访问字的高8位，使用数据总线的高8位HD 15:8 HBE1:010：访问字的低8位，使用数据总线的低8位HD 7:0,第二章 DSP芯片结构和CPU外围电路,二、选通信号 EHPI的选通信号包括 片选信号HCS_:低电平有效，表示地址线和控制线上的输入为有效输入。数据选通HDS1_和HDS2_：用于控制主机访问期间的数据传递。以两个信号的异或非为准，低电平有效，脉冲宽度至少为2个DSP时钟周期。地址选通HAS_：只是在复用模式下使用(与地址线HA2共用一个管脚)，EHPI在其上升沿有效，将数据总线上的信号锁存到地址寄存器HPIA中。,第二章 DSP芯片结构和CPU外围电路,三、控制信号1、就绪信号HRDY HRDY为低电平：表示EHPI忙，主机需要插入等待时间 HRDY为高电平：表示EHPI已完成本次数据传输，主机可以再次发起访问。2、读写信号HR/W_ HR/W_为高电平：主机读EHPI。HR/W_为低电平：主机写EHPI。3、主机中断信号HINT_ 用于DSP向主机发送负脉冲形式的中断信号。,第二章 DSP芯片结构和CPU外围电路,4、寄存器访问选择HCNTL0和HCNTL1(用于选择访问的寄存器)在非复用模式下只使用HCNTL0 HCNTL0为低电平：访问EHPI控制寄存器HPIC。HCNTL0为高电平：访问EHPI数据寄存器HPID。在复用模式下，使用HCNTL0和HCNTL1来选择要访问的寄存器 HCNTL1:0=00：访问EHPI控制寄存器HPIC。HCNTL1:0=01：按地址递增的方式访问数据寄存器HPID。HCNTL1:0=10：访问地址寄存器HPIA。HCNTL1:0=11：按随机地址方式访问数据寄存器HPID。,第二章 DSP芯片结构和CPU外围电路,四、EHPI的寄存器 16位的地址寄存器HPIA：用于在复用模式下存放地址。工作于自动递增模式时，HPIA的值在每次访问后自动加1，因此，只需要设置数据块的起始地址，就可以访问一连续存放的数据。16位的数据寄存器HPID：用于存放读写的数据。16位的控制寄存器HPIC,152：reserved：保留1：DSPINT:主机对DSP的中断，0:清除中断；1:向DSP发送中断请求。0：reserved：保留,第二章 DSP芯片结构和CPU外围电路,五、EHPI对DSP的复位 DSP的复位信号来自RESET管脚，当复位信号为低电平时，DSP复位。六、接口时序 主机和DSP有两种接口时序方式：非复用方式和复用方式。,第二章 DSP芯片结构和CPU外围电路,非复用模式 HPID用于临时存放要通过EHPI传送的数据。如果是读操作，则HPID中装有在DSP存储区中读到的数据；如果是写操作则HPID中装有要写入DSP存储区的数据。通过配置控制寄存器HPIC可以向DSP发中断，并且可以控制DSP的复位。要访问HPIC必须使HCNTL0信号为低。,第二章 DSP芯片结构和CPU外围电路,复用模式(a)为信号被使用时的连接(b)为高电平(不被使用)时的连接,第二章 DSP芯片结构和CPU外围电路,七、应用举例 用一片C5509(DSP1)的EMIF与另一片C5509(DSP2)的EHPI相连，DSP1为主机，采用非复用模式于DSP2通信，并由GPIO来选择要访问的对象(HPIC或数据空间)。要求DSP1向DSP2中的缓冲区写入一段数据后用中断方式通知DSP2对该段数据进行处理。假定DSP1中的数据缓冲区起始地址为000100h，长度为100个字；DSP2中的数据缓冲区的起始地址为000060，长度为200个字。(连接方式如教材32页所示),第二章 DSP芯片结构和CPU外围电路,DSP1中完成该任务的程序如下：MOV#0 x000100，XAR0;源地址 MOV#0 x200060，XAR1;目标地址，采用CE1，起始地址为20000h MOV#0 x0001，port(#IODIR);配置GPIO0为输出 MOV#0 x0001，port(#IODATA);GPIO0输出高电平 RPT#99 MOV*AR0+,*AR1+MOV#0 x0000,port(#IODATA);GPIO输出低电平，要访问DSP2的HPIC MOV#0 x0003，*AR1;DSPINT=1，向DSP2发中断。RPT#3 Nop MOV#0 x0001，*AR1;DSPINT=0，停止向DSP2发中断,GPIO0和HCNTL0相连，HCNTL01，访问数据区,第二章 DSP芯片结构和CPU外围电路,2.6 多通道缓冲串口McBSP一、概述1、McBSP的功能 全双工通信 双缓冲数据寄存器，允许连续的数据流。收发独立的帧信号和时钟信号 可以与工业标准的编/解码器，以及其它串行A/D、D/A接口 数据传输可以利用外部时钟、或是片内的可编程时钟。利用DMA为McBSP服务时，串口数据读写具有自动缓冲能力。,第二章 DSP芯片结构和CPU外围电路,2、其它的特点 可与多达128个通道进行收发；支持传输的数据字长可以是8bit、12bit、16bit、20bit、24bit、32bit 内置u律和A律压扩硬件。对8bit数据的传输，可选择LSB先传，还是MSB先传。可设置帧同步信号和数据时钟信号的极性。内部传输时钟和帧同步信号可编程程度高。,u律（m-Law）压扩主要用在北美和日本等地区的数字电话通信中。m为确定压缩量的参数，它反映最大量化间隔和最小量化间隔之比。A律（A-Law）压扩主要用在欧洲和中国大陆等地区的数字电话通信中。A为确定压缩量的参数，它反映最大量化间隔和最小量化间隔之比。,第二章 DSP芯片结构和CPU外围电路,一、基本结构 C5509有三个多通道缓冲串口McBSP，每个McBSP可以分为收发通道、时钟与帧同步、多通道选择和串口事件等4部分。McBSP在外部通过若干管脚与其它串行器件相连，在内部通过16位的外设总线与CPU和DMA控制器相连。,外时钟,第二章 DSP芯片结构和CPU外围电路,1、收发通道 接收通道由接收数据管脚DR、接收时钟CLKR、接收帧同步FSR、接收移位寄存器RSR、接收缓冲寄存器RBR和数据接收寄存器DRR组成。发送通道由发送数据管脚DX、发送时钟CLKX、发送帧同步FSX、发送移位寄存器XSR和数据发送寄存器DXR组成。数据压扩器，对发送的数据按律或A律压缩再发送，对接收的数据进行扩展。是个可选项，可通过控制寄存器进行选择。McBSP的收发通道是相对独立的，可单独使用，也可同时使用。可根据要求对相应的寄存器进行配置。,第二章 DSP芯片结构和CPU外围电路,2、接收通道 接收的数据到达管脚DR，在接收时钟CLKR的上升沿(或下降沿)被逐位依次移入RSR。收满一个字后，被拷贝到缓冲寄存器RBR，再拷贝到数据接收寄存器DRR，同时设置接收标志位RRDY，并通过串口事件通知CPU或DMA已经接到数据。CPU或DMA可以通过外设总线从DRR读取接收到的数据。,第二章 DSP芯片结构和CPU外围电路,3、发送通道 CPU或DMA将数据写入数据发送寄存器DXR，接着拷贝到发送移位寄存器XSR，在发送帧同步FSX后，CLKR的上升沿(或下降沿)到来时，XSR的内容被逐位依次移到发送管脚DX上。同时，McBSP也会设置发完标志XRDY，并通过串口事件通知CPU或DMA数据已发出去。这种多级缓冲方式使得片内的数据搬移和外部数据的通信可以同时进行。,第二章 DSP芯片结构和CPU外围电路,4、时钟与帧同步(时钟和帧同步具有灵活的信号形式和设置手段)McBSP的时钟与帧同步由一组寄存器和一个采样速率发生器SRG组成。用户可以通过寄存器设定相应的参数，采样速率发生器SRG就会根据这些参数将输入参考时钟变为所需要的串口时钟和帧同步信号。(1)采样速率发生器的输入参考时钟 SRG的工作原理：通过对输入参考时钟进行分频得到所需要串口时钟和帧同步信号。可供选择的输入参考时钟有4个。来自CLKX脚的发送时钟 来自CLKR脚的接收时钟 来自CLKS脚的输入时钟(外时钟)来自时钟发生器的CPU时钟,第二章 DSP芯片结构和CPU外围电路,究竟选用哪个时钟，由采样速率发生寄存器2(SRGR2)中的CLKSM字段和管脚控制寄存器(PCR)中的SCLKME字段来确定。当 SCLKME0，CLKSM0时，选择CLKS脚上的输入信号为输入参考时钟；当 SCLKME 0，CLKSM1时，选择CPU时钟作为参考时钟；当 SCLKME 1，CLKSM0时，选择CLKR脚上的时钟为参考时钟；当 SCLKME 1，CLKSM1时，选择CLKX脚上的时钟为参考时钟。(2)采样速率发生器的输出时钟和帧同步 输入的参考时钟经过分频产生SRG输出时钟CLKG。分频次数由采样速率发生寄存器1(SRGR1)中的CLKDV字段(8bit)根据如下公式决定：,FCLKG=Fclocksource/(CLKDV+1),1 CLKGDV255,串口的最高时钟速率为CPU时钟的一半,第二章 DSP芯片结构和CPU外围电路,帧同步信号FSG由CLKG进一步分频而来，分频次数由采样速率发生寄存器2(SRGR2)中的FPER(12bit)字段根据如下公式确定:帧同步脉冲的宽度由抽样速率发生寄存器1（SRGR1）中的FWID字段确定：抽样速率发生器产生的时钟和帧同步信号既可以用来驱动接收通道的时钟和帧同步，也可以用来驱动发送通道的时钟和帧同步。,FFSG=FCLKG/(FPER+1)=Fclocksource/(CLKDV+1)(FPER+1)0 FPER4095,WFSG=(FWID+1)TCLKG,0FWID255，TCLKG为CLKG的周期,第二章 DSP芯片结构和CPU外围电路,(3)时钟信号的方向性和极性 时钟管脚CLKX和CLKR的方向分别由管脚控制寄存器(PCR)中的CLKXM和CLKRM字段控制，而CLKS管脚则只能是输入。当CLKX(R)M1时，CLKX(R)由CLKG驱动，为输出；当CLKX(R)M0时，CLKX(R)由外部管脚驱动，为输入。,第二章 DSP芯片结构和CPU外围电路,CLKX管脚和CLKR管脚上信号的极性分别由管脚控制寄存器(PCR)中的CLKXP和CLKRP字段控制，CLKS管脚上信号的极性由采样速率发生器2(SRGR2)中的CLKSP字段确定。CLKXP=CLKRP=CLKSP=0时,CLKX、CLKR和CLKS为正极性，以上升沿开始。CLKXP=CLKRP=CLKSP=1时,CLKX、CLKR和CLKS为负极性，以下降沿开始。,第二章 DSP芯片结构和CPU外围电路,(4)帧同步信号的方向和极性 发送帧同步FSX的方向由管脚控制寄存器(PCR)中的FSXM字段和采样速率发生寄存器2(SRGR2)中的FSGM字段共同确定。当FSXM=0，FSGM=x时，FSX为输入，由外部信号源驱动；当FSXM=1，FSGM=0时，FSX为输出，由DXR到XSR的拷贝动作驱动；当FSXM=1，FSGM=1时，FSX为输出，由FSG驱动。发送帧同步FSX的极性由管脚控制寄存器(PCR)中的FSXP字段确定。当FSXP0时，FSX为正极性，即高电平有效；当FSXP1时，FSX为负极性，即低电平有效。,第二章 DSP芯片结构和CPU外围电路,接收帧同步FSR的方向由管脚控制寄存器(PCR)中的FSRM字段确定。当FSRM=0时，FSR为输入，由外部信号源驱动；当FSRM=0时，FSR由内部FSG驱动。接收帧同步FSR的极性由管脚控制寄存器(PCR)中的FSRP字段确定。当FSRP0时，FSR为正极性，即高电平有效；当FSRP1时，FSR为负极性，即低电平有效.,第二章 DSP芯片结构和CPU外围电路,(5)同步 SRG的输入参考时钟可以是内部时钟(CPU时钟)，也可以是外部输入时钟(来自CLKX、CLKR或CLKS管脚)。当采用外部时钟源时，一般需要同步。同步与否由采样速率发生器2(SRGR2)中的GSYNC字段控制。当GSYNC=0时，SRG将自由运行，并按CLKGDV、FPER和FWID等参数的配置产生输出时钟；当GSYNC=1时，CLKG和FSG将同步到外部输入时钟。,第二章 DSP芯片结构和CPU外围电路,5、多通道选择(在一帧数据中，最多可包含128个数据单元，每个数据单元对应一个通道)McBSP属于多通道串口，最多可以有128个通道，其多通道选择部分由多通道控制寄存器MCR、接收通道使能寄存器RCER和发送通道使能寄存器XCER构成。多通道控制寄存器MCR作为总控制，可以禁止或使能全部128个通道。RCER和XCER可以分别禁止或使能某个接收和发送通道。每个寄存器控制16个通道。因此，128个通道需要8个通道使能寄存器。,第二章 DSP芯片结构和CPU外围电路,第二章 DSP芯片结构和CPU外围电路,6、串口事件McBSP可以发起6个串口事件 接收中断RINT 发送中断XINT 接收同步事件REVT A_bis模式的接收同步事件REVTA 发送同步事件XEVT A_bis模式的发送同步事件XEVTA RINT和XINT与CPU相连，可以中断CPU REVT、REVTA、XEVT和XINT则与DMA控制器相连，可以用于DMA同步事件，触发DMA传输,第二章 DSP芯片结构和CPU外围电路,收发中断的产生分别由串口控制寄存器1(SPCR1)中的RINTM字段和串口控制寄存器2(SPCR2)中的XINTM字段控制。,第二章 DSP芯片结构和CPU外围电路,用于DMA接收事件和发送事件的REVT、REVTA、XEVT和XEVTA则分别由接收标志RRDY和发送标志XRDY两个标志触发。其中：REVT和XEVT为McBSP工作于常规模式时的DMA同步事件 REVTA和XEVTA为McBSP工作于A_bis模式时的DMA同步事件。,第二章 DSP芯片结构和CPU外围电路,二、工作模式 根据McBSP在通信中所处的地位和功能，工作模式可分为：多通道缓冲模式 SPI模式 A-bis模式 数字回环模式 GPIO模式 省电模式,第二章 DSP芯片结构和CPU外围电路,1、多通道缓冲模式 是McBSP的一种常规模式。在此模式下，根据其所处的地位有可分为主方和从方。主方提供通信所需的时钟和帧同步，所以其时钟和帧同步都由内部SRG驱动，为输出；从方所需的时钟和帧同步来自主方，其时钟和帧同步由外部器件驱动，为输入。在多通道缓冲模式下，传输由帧同步上升沿(或下降沿)触发，并在时钟上升沿(或下降沿)收(发)一个数据比特，支持1到128个传输通道的多通道传输。,第二章 DSP芯片结构和CPU外围电路,2、SPI模式 S