赛灵思的开发工具.doc

EDKEDK=Embedded Development Kit，嵌入式开发套件。 EDK是xilinx公司开发嵌入式系统的工具。比起xilinx的ISE，二者不同在于，如果仅仅是使用xilinx的fpga做逻辑设计，只需要ISE开发环境。但是如果要使用powerpc或者microblaze处理器，从硬件到软件设计的整个嵌入式系统设计，就需要EDK。、EDK基本介绍嵌入式系统经历了从单片计算机、工业控制计算机、集中分布式控制系统，发展到嵌入式的平台的几个阶段：从独立单机使用发展到联网设备；从以模拟电路为主发展到以数字电路为主、数/模混合型，进而进入全数字时代。总的来说，嵌入式系统向着更高性能、更小体积、更低功耗、更廉价、无处不在的方向发展。嵌入式系统的设计和实现朝着基于芯片，特别是片上可编程系统（SOPC）的方向发展。 嵌入式开发套件（EDK）是用于设计嵌入式可编程系统的全面解决方案。该套件包括嵌入式软件工具（Platform Studio）以及嵌入式IBM PowerPC硬件处理器核和/或Xilinx MicroBlaze软处理器核进行Xilinx平台FPGA设计时所需的技术文档和IP。注意，这里的嵌入式软件工具指用来产生、编辑、编译、链接、加载和调试高级编程语言（通常是C或C+）代码的工具，以便在处理器引擎上执行。 由于嵌入式系统涉及了软件和硬件的开发以及两者的综合设计，因此其开发是较为复杂的。Xilinx为了简化基于FPGA的嵌入式开发流程，提供了功能强大、操作简单的工具集：集成软件环境ISE；嵌入式开发套件EDK。（注释：ISE 是Xilinx 公司FPGA 逻辑设计的基础。在这个环境中，设计者可以进行约束文件的编写，时序分析，逻辑布局布线以及器件编程等。） EDK自带了许多工具和IP，可以用来设计完整的嵌入式处理器系统，主要包括Xilinx 平台工作室XPS和软件开发套件SDK。需要注意的是：只有安装了ISE软件，才能正常运行EDK，且二者的版本要一致。 EDK的组成模块有： 1Xilinx 平台工作室（Xilinx Platform Studio，XPS） XPS 是用来设计嵌入式处理器系统硬件部分的开发环境或GUI，是系统设计者构建 Xilinx嵌入式系统时必用的工具套件。在XPS中，可以完成嵌入式系统架构的创建、软件代码的编写、设计的编译以及FPGA芯片的硬件配置。 2软件开发套件（Software Development Kit，SDK） SDK是集成的开发环境，基于Eclipse。它支持C/C+，用于嵌入式软件应用的开发和验证。 3其它EDK部分 EDK还包括其它的一些部分，如：用于Xilinx嵌入式处理器的硬IP；用于嵌入式软件开发的驱动和库；在MicroBlaze和PowerPC处理器上用于C/C+软件开发的GNU编译器和调试器；有关文档以及一些工程样例等。 Xilinx的嵌入式开发套件EDK带有许多的工具和IP，可以用来设计完整的嵌入式处理器系统，并在Xilinx FPGA芯片上运行。EDK中包含了开发硬件和软件所必须的全部工具，可以很方便的添加系统自带的IP核和用户自定义的IP核，可以通过调用ISE等其他工具实现布局布线，时序优化等等。可以调用GDB对应用程序进行板上调试及虚拟平台调试。 2、EDK设计的实现流程2.1、基于EDK的开发流程一个完整的嵌入式设计流程包括硬件设计和调试、软件设计与调试，各个步骤相对独立但又相辅相成。由于嵌入式应用场合多样，且软、硬件都可裁剪，因此并不是每个设    简化的嵌入式设计流程图计都要完成所有的步骤。图中为基于EDK 的嵌入式设计的简化流程图。 通常，ISE FPGA 开发软件在后台运行，XPS 工具调用ISE 软件提供的功能。XPS 主要用来嵌入式处理器硬件系统的开发。微处理器、外围设备以及这些组件之间的连接问题，另外还有它们各自的属性设置都在XPS 里进行。简单的软件开发可以在XPS 里完成，而对于更复杂的应用开发和调试，Xilinx 则推荐使用SDK 工具。硬件平台的功能验证可以通过硬件描述语言HDL 仿真器完成。XPS 提供了行为级、结构级以及定时精确级等三种类型的仿真。验证过程结构由XPS 自动产生，其中包括了仿真的HDL 文件。设计者只需要输入时钟时序、重配置信息以及一些应用代码即可。仿真细节将在下面的内容中进行相关讲述。完成设计后，在XPS 中将FPGA 比特流和可执行可链接格式文件下载，就可以进行目标器件的配置。 完整的EDK 开发流程如右图 所示，其主要步骤有：    完整的嵌入式设计流程图1. 创建硬件平台：利用XPS 的板级开发包向导（BSB Wizard）快速构建设计的硬件平台，是EDK 设计的第一步。 2. 添加IP Core 以及用户定制外设：在XPS 中添加所需的IP Core，对于XPS 库中缺少的模块，需要用户自行设计。同样，XPS 提供了建立用户自定义外设的向导，可简化该过程。 3. 生成仿真文件并测试硬件系统：生成硬件系统的仿真文件，可选择行为级、结构级以及时序级仿真，利用ModelSim等工具测试系统，特别是用户自定义的外设；如果测试失败，需要返回上一步修改。 4. 生成硬件比特流：生成硬件网表和比特流文件，这个步骤类似于传统FPGA 设计的综合、布局布线、生成编程文件这3 个操作。 5. 开发软件系统：针对软件需求编写硬件代码，确定软件的操作系统、库、外设驱动等属性，针对每个应用软件工程，设置编译器、优化级别、使用的连接文件等信息。等设置完成后，编译生成.elf 格式的可执行代码。 6. 合并软、硬件比特流：编译软件后，需要将软、硬件可执行文件合并在一起，生成最终的二进制比特文件。 7. 下载：使用JTAG编程电缆或编程器将更新后的最终比特流烧写到 FPGA、PROM、FLASH以及CF 卡。 8. 在线调试：可利用XMD工具或ChipScope 工具调试，通过JTAG编程电缆在线调试，下载可执行软件代码、控制执行，并监控相关信息。 2.2、EDK设计比特文件的组成如前所述，最终下载到FPGA 的嵌入式比特流文件是软、硬件比特流合并在一起的，详细的组成部分如右图    EDK 配置比特文件的组成结构所示。硬件部分比特流包括MHS 文件、用户自定义HDL 代码，二者经过综合实现后，产生.ngc 网表，生成硬件系统的比特流文件；软件系统包括 MSS 文件、用户.c/cpp/asm文件，通过GCC 编译器，生成目标文件.obj，再经过连接合成软件系统的比特流文件；最后通过Data2MEM过程，将软、硬件比特流合成完整系统比特流文件，通过JTAG链路下载到FPGA 芯片中。 3、实验添加自定义IP安装时候需要版本搭配，如ISE8.1搭配EDK8.1。首先，说说使用EDK加入用户设计的IP。 1、启动XPS（xilinx platform studio），生成一个processor system，其中可以选择处理器，硬IP（powerpc）或软IP（microblaze），以及可选的IP（BRAM、UART）等。如果这个阶段拿不定不要什么IP，以后添加删除都可以。 2、启动Create and Import Peripheral Wizard，创建IPIF，选择需要的属性，如是否包括FIFO、DMA等，系统会自动创建HDL文档模板，用户只需要添加用户程序部分。同coreconnect总线连接部分不用用户操心。 3、使用ISE的Project Navigator，打开第二步生成的.npl文件，添加入自己的代码，在ISE里进行编译。 4、如果需要，进行BFM（总线功能模型）仿真 5、若在第三步里，用户对接口有修改，需要重新启用Create and Import Peripheral Wizard，来生成EDK接口（.pao/.mpd文件） 6、使用XPS - Add/Edit Core Dialog，添加用户IP到第一步的工程中 7、使用XPS生成IP driver。 8、编译、下载bit文件到开发板。ISE硬件设计工具。相对容易使用的、首屈一指的PLD设计环境 ！ ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，不管您的经验如何，都让您在最短的时间，以最少的努力，达到最佳的硬件设计。 ISE工程设计流程 下面主要概述ISE的基本开发流程以及在开发过程中的各个阶段需要用到的工具软件。 图4.29 说明了利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。 图4.29 ISE的工程设计流程 1）图形或文本输入(Design Entry) 图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL），是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器（HDL Editor）、状态机编辑器（StateCAD）、原理图编辑器（ECS）、IP核生成器（CoreGenerator）和测试激励生成器（HDL Bencher）等。 常用的设计输入方法是硬件描述语言（HDL）和原理图设计输入方法。原理图输入是一种常用的基本的输入方法，其是利用元件库的图形符号和连接线在ISE软件的图形编辑器中作出设计原理图，ISE中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。这种方法的优点是直观、便于理解、元件库资源丰富。但是在大型设计中，这种方法的可维护性差，不利于模块建设与重用。更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要作相应的改动。故在ISE软件中一般不利用此种方法。 为了克服原理图输入方法的缺点，目前在大型工程设计中，在ISE软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。它们的共同优点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯片的工艺和结构的变化而变化，更利于向ASIC的移植，故在ISE软件中推荐使用HDL设计输入法。 波形输入及状态机输入方法是两种最常用的辅助设计输入方法，使用波形输入法时，只要绘制出激励波形的输出波形，ISE软件就能自动地根据响应关系进行设计；而使用状态机输入时，只需设计者画出状态转移图，ISE软件就能生成相应的HDL代码或者原理图，使用十分方便。其中ISE工具包中的StateCAD就能完成状态机输入的功能。但是需要指出的是，后两种设计方法只能在某些特殊情况下缓解设计者的工作量，并不适合所有的设计。 2）综合（Synthesis） 综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。一般来说，综合是针对VHDL来说的，即将VHDL描述的模型、算法、行为和功能描述转换为FPGA/CPLD基本结构相对应的网表文件，即构成对应的映射关系。 在Xilinx ISE中，综合工具主要有Synplicity公司的Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/ Express， Exemplar Logic公司的 LeonardoSpectrum和Xilinx ISE 中的XST等，它们是指将HDL语言、原理图等设计输入翻译成由与、或、非门，RAM，寄存器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求优化所形成的逻辑连接，输出edf和edn等文件，供CPLD/FPGA厂家的布局布线器进行实现。 3）实现(Implementation) 实现是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。Xilinx ISE的实现过程分为：翻译（Translate）、映射（Map）、布局布线（Place & Route）等3个步骤。 ISE集成的实现工具主要有约束编辑器（Constraints Editor）、引脚与区域约束编辑器（PACE）、时序分析器（Timing Analyzer）、FPGA底层编辑器（FGPA Editor）、芯片观察窗（Chip Viewer）和布局规划器（Floorplanner）等。 4）验证（Verification） 验证(Verification)包含综合后仿真和功能仿真（Simulation）等。功能仿真就是对设计电路的逻辑功能进行模拟测试，看其是否满足设计要求，通常是通过波形图直观地显示输入信号与输出信号之间的关系。 综合后仿真在针对目标器件进行适配之后进行，综合后仿真接近真实器件的特性进行，能精确给出输入与输出之间的信号延时数据。 ISE可结合第三方软件进行仿真，常用的工具如Model Tech公司的仿真工具ModelSim和测试激励生成器HDL Bencher ，Synopsys公司的VCS等。通过仿真能及时发现设计中的错误，加快设计中的错误，加快设计进度，提高设计的可靠性。 每个仿真步骤如果出现问题，就需要根据错误的定位返回到相应的步骤更改或者重新设计。 5）下载（Download） 下载（Download）即编程（Program）设计开发的最后步骤就是将已经仿真实现的程序下载到开发板上，进行在线调试或者说将生成的配置文件写入芯片中进行测试。在ISE中对应的工具是iMPACT。ChipScope Pro逻辑分析仪system generatorSystem Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可是设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件，或者网表，可以再ISE中进行调用。或者直接生成比特流下载文件。能够加快DSP系统的开发进度。 功能介绍用SystemGenerator进行仿真 1、必须包含的模块：Gateway In、Gateway Out、SystemGenerator、以及Xilinx定点运算单元。 2、对于系统设计中有精确时钟限制的外部接口模块，使用System Generator设计不是最佳方法，此时可以利用HDL等方法实现，然后通过System Generator工具提供的Black Box导入Sysgen工程中即可。 SystemGenerator Blockset 1、主要包括：Xilinx Blockset、XilinxPreference Blockset 和 Xilinx XtremDSP Kit三个库函数块。 2、XilinxBlockset包含了所有在Simulink中构建数字信号处理系统和其他FPGA数字系统的模块。 3、XilinxPreferenceBlockset 是更高层次的模块，都是由Xilinx Blockset中的模块组成的，降低了开发难度，并且具有较高的可靠性。 信号数据类型 1、XilinxBlock的输出格式可以设定为：Fullprecision和User-defined precision Fullprecision：会在运算中自动进行位宽扩展 User-definedprecision：对输出结果进行截位(wrap)或饱和(saturate)处理(用户设置)。 2、在SystemGenerator中，点击Format >Port/Signal Displays > Port Data Type 即可显示每个模块输入输出的数据类型。 3、当Simulink无法确定数据类型和采样速率时，会报错，通常这种情况出现在有反馈的情况下。这时可以通过添加一个Assert模块对信号进行强制制定或重新定义。且不占用硬件资源。 4、GatewayIn可以设定SamplePeriod，值越大，采样点越少。一般来说，对于同一组Gateway In，sample period应该是一样的，即采样率时一样的。所以当修改一个Gateway In的Sample Period时，记得同时更新同一级的Gateway In的Sample Period。 5、采样率变换，利用模块：Up sample和Down sample。SystemGenerator中不同颜色代表不同的采样率。可以点击Format > Sample Time Colors 利用Matlab产生测试向量 1、使用FromWorkspaceblock产生测试向量。注意数据必须是2xn矩阵： colume1 = time values colume2 = data values 例如：1:101;sin(2*pi*0:.01:1) 2、使用Toworkspace block将sysgen数据输出到MATLAB进行分析 时钟周期 1、Simulinksystemperiod为Simulink仿真时钟周期，该周期必须是设计中所有采样周期的最大公因子，比如系统中有3个采样周期(2、3、4)，那么Simulink system period为1。 2、如果FPGA系统时钟周期是10ns，那么Simulink系统周期，2s、3s、4s三个采样周期分别对应FPGA器件实现时的10ns、20ns、30ns、40ns。另一种做法是将Simulink系统周期就定义成FPGA的系统周期，这样省去了时钟周期间的换算。 3、可以用ClockEnable Probe模块来实现潜在的时钟使能信号。PlanAhead静态时序分析PlanAhead 软件提供了一种解决方案 越来越多的客户在赛灵思® PlanAhead 设计分析工具提供的层次化设计方法学中找到解决方案。PlanAhead 软件为 FPGA 设计流程增加了可视性和控制。通过解决物理方面（介于逻辑综合和实现工艺之间）的问题，您可在您的设计结果中实现性能的提高。 虽然先进的 FPGA 综合产品为几百万门设计提供极高的自动优化水平，许多设计者仍需要具有更多启发性的技术，以达到最佳性能目标。通过提供早期分析和布局规划 (floorplanning)功能，PlanAhead 设计工具可以施加物理约束，以帮助控制设计的初始实现。实现后，PlanAhead 软件可以分析布局和时序结果，以改进用于完成设计的布局规划。您可以使用来自导入结果的物理约束，在后续实现尝试期间锁定布局。这些约束可用于创建可重用 IP，连同锁定布局，一同用于其它设计。 PlanAhead 设计方法提供了性能、生产力以及结果的可重复性。凭借其层次化设计流程，PlanAhead 软件可让您减少运行 PAR 然后返回 RTL 与综合的反复次数。相反 ，您可以分析设计并在实现之前解决物理方面的问题。 更少的时间，更快的结果 PlanAhead 用户通常可以实现 10-15% 的性能提升，有些用户甚至可以实现更高。此外，设计者还发现他们可以在一个紧凑的器件中额外加入 10% 的逻辑。更快的性能与更高的利用率的结合意味着可以使用更小更便宜的器件，或者以更低的速度等级实现设计目标。 PlanAhead 设计工具可在缩短总设计时间的同时，还在结果中增加一定的一致性水平。通过利用以前的布局规划或增量设计技术，您可以以更少的时间执行设计反复，实现可重复的结果。您还可以利用成功结果，将它们锁定下来或在其它设计中重用。 解决真正棘手的性能问题所需要的绝不仅仅是增加新的菜单项或脚本能力。PlanAhead 软件通过使用各种视图（见图 1）展示设计数据，提供了一个完整的环境，使该层次化方法实现交互并易于使用。这些独立的视图可以相互结合使用，从而允许您快速识别和浏览关键设计对象和信息。 图 1：PlanAhead 软件提供了设计的不同视图，以显示物理层次、属性、网表与约束、器件封闭引脚、原理图及更多。 可视化确定性能瓶颈 PlanAhead 环境通过显示 I/O 互连和物理块（或 “Pblock”）网束 (net bundle)，提供了洞察设计数据流的能力。您可以根据信号数量控制网束的颜色和线厚。这使您能容易地在贯穿设计的整个数据流中确定具有大量连接的 Pblock。然后您可以采取校正措施，避开布线拥塞故障点，并将具有大量连接的 Pblock 相近放置或将它们合并。 您还可显示时钟区，并在布局规划时使用它来优化各个时钟或最大程度地降低器件中的功耗。通过将时钟隔离到专门的时钟区，它们可以运行得更快，并消除了为其它时钟区供电的需要。 您可以在设计过程中的各个阶段使用 PlanAhead 设计工具的分析和探测环境。最初，您可以在实现之前分析设计。PlanAhead 软件提供了一个静态时序引擎 TimeAhead，用于研究设计在时序方面的可行性。您还可以通过调整纯逻辑延迟，在不进行互连的情况下，使用估计的布线延迟执行分析。这可以让您看清楚设计中存在多大的时序容差。 然后您可以在 PlanAhead 环境中编辑和精调时序约束。这些相同的分析结果可以帮助确定哪些逻辑应组合在一起并进行布局规划。针对布局规划，您可对路径进行逻辑排序、组合和选择，还可以使用同一 TimeAhead 环境处理从 TRCE 导入的时序结果，TRCE 是赛灵思 ISE 软件中的时序评估工具。 您可以查看和修改为设计指定的时序约束。您可以在编辑器中将所有 ISE 时序约束定义为新约束。这可以使约束指定变得更容易，因为您不必再记住专门的约束格式了。您可以在运行任何 ISE 实现工具之前，将其与 TimeAhead 一起使用以验证和优化约束集。 PlanAhead 设计工具提供了可视辅助，以帮助您理解物理实现结果。设计规则检查 (DRC) 功能可帮助您及早捕获错误。它还会对未正确利用某些器件资源（如 Virtex-4 FPGA 中的 XtremeDSP 切片或 RAM）的设计进行标记。 通过将问题区域可视化，您可以在 RTL 侧或物理实现侧快速解决问题，而不必继续重复进行 RTL 与综合。您可以对各个逻辑模块进行选择性地高亮显示，以更好地了解它们放置的位置，以及创建在逻辑最集中区域的Pblock。您可以高亮显示故障时序路径，以可视化和了解您的设计中发生了什么物理问题。 PlanAhead 软件包含了量度图 (metric map)，以快速确定设计的故障区域（图 2）。这些可能与时序或利用率有关。这对您在试图确定设计中要关注的区域以实现逻辑压缩或时序连接性时会很有用。 图 2：量度图提供了设计中各种潜在问题区域的热量度显示。当前量度包括 Pblock 和布局后设计级的利用率和时序检查。 PlanAhead 设计工具允许您研究设计中的连接性。您在设计中选择一个特定的网络、Pblock 或实例后，可以通过单击鼠标高亮显示所有连接到选定元素的网络。 在选择一个实例或 Pblock 后，所有连接到该元素的网络都将被高亮显示。这一过程可以继续，以选择和扩展逻辑锥形。运行“显示连接性”将高亮显示连接到选定实例的下一级网络。这是一种选择从某个特定实例或 I/O 端口开始的逻辑锥区的简易方法，从而可真正实现对设计层次优势的利用。 . 然后解决性能问题 整个想法是要提供一个综合环境，以分析时序问题并轻松约束该逻辑以避免或纠正该问题。您可以使用来自 TimeAhead 或 TRCE 的时序结 果进行布局规划，通过帮助确定哪些逻辑应组合在一起并进行布局规划来进行更好的性能设计。关键路径通常穿越逻辑层次。PlanAhead 软件支持独立于逻辑层次的物理层次，从而使您可将设计中任意位置的逻辑组合在一起并有效地进行布局规划。 PlanAhead 软件还提供了资源利用估算功能，以帮助确定 Pblock 的尺寸和形状。同样这些统计资料还可报告时钟信息、供应链和 PRM 适应尺寸以及各种其它有用信息。 PlanAhead 设计工具提供了自动布局能力，如基于逻辑层次的自动分区和自动 Pblock 尺寸确定与放置。由于使用单个 Pblock 矩形来包含所需的器件资源通常很困难，因此可以使用多个矩形创建非矩形-线性形状。PlanAhead 软件还允许您在 Pblock 内创建 Pblock，或创建“子”Pblock，以帮助更好地维护设计层次。 器件容量可通过压缩 Pblock 的逻辑进行提高。您可以使用以下两种方法中的一种来实现。一种方法是使用称为 COMPRESSION 的赛灵思 AREA_GROUP 属性。AREA_GROUP 是一种设计实现约束，支持将设计分成用于映射、打包、布局和布线的物理区域。使用 COMPRESSION 属性将导致 ISE Mapper 将无关的逻辑打包成未使用的 CLB 站。使用它时请小心，因为它会对时序产生副作用。 改善性能的最佳策略是压缩非时序关键型逻辑，从而在器件中腾出更多空间用于时序关键型逻辑。第二种选项是使用 PlanAhead 功能对在 Pblock 上独立运行 PAR。 您可以持续缩减 Pblock 尺寸，直到 PAR 失败。这将尽可能紧地压缩和打包块内逻辑，以腾出器件空间。 一个 Virtex-4 布局规划示例 PlanAhead 设计工具可允许您轻松地导入布局和时序结果。通过该信息，您可以查看和排序时序报告中的关键路径，并使用原理图或器件视图对路径进行可视化显示。一旦确定故障路径，您可以高亮显示布局规划中的所有路径实例，以确定原理图视图中的所有路径实例。 图 3 显示了一个针对 Virtex-4 FX140 器件的设计的布局规划。在显示中，我们高亮显示了一条特定路径上未能满足时序要求的触发器。由于它们在器件中分布太广，设计实现产生了无法接受的长延迟。由于在 Virtex-4 FPGA 中存在大量的时序域，因此这是一种普遍情况。 图 3：初始 Virtex-4 FPGA 布局规划，高亮显示开始未满足时序的路径通过选择这些触发器中的每个触发器，并将它们限制到单个 Pblock 中，您可以调节和优化该 Pblock的尺寸和位置，从而缩短关键路径的延迟，如图 4 所示。必要时，您甚至可以创建嵌套 Pblock，从而创建一种子/主层次来进一步约束子模块，以获得额外的性能提升。根据捕获逻辑的资源需求，您可以将关键逻辑锁定位置，以实现对必要资源的最佳访问。 图 4：在对与该路径相关的所有基元进行约束后，您可以对 Pblock 进行优化，以使该路径达到所需的时序要求。 结论 您可访问 PlanAhead 软件的免费评估版本。该 30 天评估版使您可完全获得所有 PlanAhead 特性和功能性。该站点还允许您查看产品演示，下载白皮书，或只是了解更多信息。赛灵思还提供 PlanAhead QuickStart!，可在项目的最关键阶段提供特别的服务支持。通过该服务，赛灵思将派遣一名 QuickStart! 工程师到您的现场进行为期一周的辅助，他将培训和帮助您的团队按时完成项目和如何充分利用您所选择的赛灵思器件。 这一高度个性化服务使您能制定最能满足您的设计团队需要的培训计划。通过确保团队拥有所需的技能，它将有助于避免项目拖延。它还有助于您保持一个更有效率且热情高涨的团队。