阎石数字5.ppt

第五章 时序逻辑电路,5.1 概述,5.2 时序逻辑电路的分析方法,5.3 若干常用的时序逻辑电路,5.4 时序逻辑电路的设计方法,第五章 时序逻辑电路,第五章 时序逻辑电路,若时序电路中所有触发器在同一时钟作用下使能,叫做同步时序电路,否则就是异步时序电路,组合逻辑电路 无记忆,时序逻辑电路 有记忆,任何一个时刻电路的输出，仅取决于当时的输入，而与电路以前的状态无关,任何一个时刻电路的输出，不仅与当时的输入有关，还与电路以前的状态有关,举例,试设计一个3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。,利用触发器的“记忆”作用，使抢答电路工作更可靠、稳定。,(1).功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。(2).电路结构上 包含存储电路和组合电路 存储器状态和输入变量共同 决定输出,5.1 概述,1、时序电路的特点,时序逻辑电路一般框图,2、时序电路逻辑功能的表示方法,时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。,逻辑表达式有：,3、时序电路的分类,(1)、同步时序电路与异步时序电路同步时序电路：存储电路中所有触发器的时钟使用统一的cp,状态变化发生在同一时刻异步时序电路：没有统一的cp,触发器状态的变化有先有后(2)、Mealy型和Moore型Mealy型：Moore型：,电路图,时钟方程、驱动方程和输出方程,状态方程,状态表、状态图或时序图,判断电路逻辑功能,1,2,3,5,5.2 时序逻辑电路的分析方法,时序电路的分析步骤：,计算,4,例,时钟方程：,输出方程：,输出仅与电路状态有关，为摩尔型时序电路。,同步时序电路的时钟方程可省去不写。,驱动方程：,1,写方程式,2,求状态方程,JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0 1,0 1 1,1 0 1,1 1 1,0 0 0,0 1 0,1 0 0,1 1 0,0,0,0,0,1,1,0,0,4,画状态图、时序图,状态图,不能自启动,5,电路功能,时序图,有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。,例,输出方程：,输出与输入有关，为米利型时序电路。,同步时序电路，时钟方程省去。,驱动方程：,1,写方程式,2,求状态方程,T触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路,画状态图时序图,分析下图电路，说明电路特点。,电路特点：同步五进制计数器，有自启动能力。时序图,例,画状态图、时序图,电路功能,由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器。,画状态图、时序图,5.3 若干常用的时序逻辑电路,5.3.2 计数器,5.3.1 寄存器和移位寄存器,5.3.1 寄存器和移位寄存器,用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码只要求其中每个触发器可置1，置0,移位寄存器（代码在寄存器中左/右移动）,具有存储+移位功能,一、寄存器：,1、单拍工作方式寄存器,送数控制时钟脉冲CP上升沿到来，并行数据输入端的数据D0D3，立即被送入进寄存器中，即有：,2、双拍工作方式寄存器,（2）送数。CR=1时，CP上升沿送数。即有：,图5-10 8位寄存器CT74LS374的符号,寄存器集成芯片有多种，TTL集成电路有74LS174、74LS378、74LS374、74LS575、74LS824、74LS822等，CMOS集成电路有4076、40174、HC374等。,1、单向移位寄存器,并行输出,4位右移移位寄存器,驱动方程：,状态方程：,二、移位寄存器,假设输入串行码为4位二进制数1101，输入方式为高位在先，也就是按1，1，0，1的顺序依次输入（串行通信常用这种方式），,并行输出,4位左移移位寄存器,驱动方程：,状态方程：,单向移位寄存器特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。,2、双向移位寄存器,M=0时右移,M=1时左移,器件实例：74LS 194，左/右移，并行输入，保持，异步置零等功能,计数器是能够用来记录输入脉冲的个数的逻辑电路。按照计数器中的各个触发器状态翻转先后，可分为同步计数器和异步计数器；按照计数过程中，数字的增减可分为：加法计数器、减法计数器和可逆计数器；按照计数过程中数字的编码方式可分为：二进制计数器和二-十进制计数器等。按照计数容量可分为：十进制计数器、十六进制计数器等。,5.3.2 计数器,计数模值:计数范围，称为计数模值，简称模，用M表示，如十进制计数器即称为模10计数器，M=10。,分频器:时钟脉冲CP一定是周期性的信号，则输出信号也是周期性的，输出信号的周期是输入信号周期的M倍，反过来输出信号的频率是输入信号频率的M分之一计数器:时钟脉冲CP不一定是周期性的信号，可以是随机脉冲，称为计数脉冲，则输出信号也不一定是周期性的，计数器的工作目的是记录计数脉冲个数（递加或递减）以及产生溢出（进位或借位）信号。,1 同步4位二进制加法计数器,驱动方程：,状态方程：,输出方程：,一、同步计数器,状态转换表,状态转换图,时序图,时序图,分频器：Q0、Q1、Q2、Q3的频率分别为CP频率的1/2、1/4、1/8、1/16,2分频,4分频,8分频,16分频,同步4位二进制加法计数器74LS161,(2)典型芯片：74LS161 4位同步2进制加法计数器,a)逻辑符号,C=Q3Q2Q1Q0ET,b)功能,c)74161功能表,异步清零。,计数。,保持。,74LS163,同步清零。,计数。,同步并行预置数。,保持。,2 同步十进制加法计数器,典型芯片：74160,引脚及功能、功能表与74161完全相似。,唯一不同,3 同步4位二进制减法计数器,4位二进制减法计数器的状态转移表,4位二进制同步可逆计数器74191,二、异步计数器,3位二进制异步加法计数器,同步计数器和异步计数器的比较：,异步计数器结构简单，但速度慢同步计数器结构复杂，但速度快,集成计数器绝大多数都是二进制和十进制计数器，除十进制之外的非二进制计数器，可以用二进制和十进制计数器加以改造来实现，而对于计数模值较大的计数器需将多个计数器级联实现。,实现原则：利用它们的功能扩展(清零端或置数端)，让电路跳过某些状态来获得M进制计数器。,三、N进制计数器,1、N M原理：计数循环过程中设法跳过N-M个状态。具体方法：置零法 置数法,74LS160、74LS161 为异步清零,同步计数器74LS160、74LS161、74LS162、74LS163,74LS160、74LS162为十进制计数,-同步预置端,C-为进位输出端，,74LS162、74LS163 为同步清零,74LS161、74LS163为十六进制（4位2进制）计数,同步计数、同步置数管脚完全相同,其中,CP 计数时钟,-同步或异步清0端,D0、D1、D2、D3-并行预置数,Q3、Q2、Q1、Q0 数据输出端,EP、ET 使能端,例：将十进制的74160接成六进制计数器,异步置零法,(1)、用复位法组成N进制计数器,例：将十进制的74160接成六进制计数器,异步置零法,例：,用复位法将CT74LS161组成十二进制计数器,例5-8 用复位法将CT74LS163组成十二进制计数器。,图5-48 用CT74LS163复位功能组成的十二进制计数器(a)逻辑图(b)全状态图,置数法,方案一：,注意：74160为同步置数功能,且,故,用同步十进制计数器74160接成同步六进制计数器,且,故,例 用置数法将CT74LS161组成十二进制计数器。,改变计数器的模值M有两种方法：第一种方法是改变产生置数信号的状态，第二种方法是改变置入的数据值。,例 用置数法将CT74LS161组成十三进制计数器。,例 用置数法将CT74LS161组成九进制计数器。,2、N MM=N1*N2先用前面的方法分别接成N1和N2两个计数器。N1和N2间的连接有两种方式：a.并行进位方式：用同一个CP，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET）b.串行进位方式：低位片的进位输出作为高位片的CP，两片始终同时处于计数状态,例：用两片同步十进制计数器74ls160构成百进制计数器,图5.3.39 电路的并行进位方式,图5.3.40 电路的串行进位方式,级间同步连接,级间异步连接,例：用两片同步十进制计数器74LS160构成六十进制计数器,M不可分解采用整体置零和整体置数法：先用两片接成 M M 的计数器然后再采用置零或置数的方法,例：用两片74ls160构成二十九进制计数器,解：M为素数，必须用整体置数法或整体置零法构成,图5.3.41 整体置零方式,设计要求,原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2,4,6,5.4 时序逻辑电路的设计方法,时序电路的设计步骤：,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,例：试用JK触发器设计一个同步六进制加法计数器。,解：设计步骤如下,(1)确定触发器个数n,按照2nN，来确定,(2)选择状态编码、并画出状态转换图,本例有六个状态：S0S5，可设S0=000；S1=001；S2=010；S3=011；S4=100；S5=101。,N也称为计数长度，,N也称为计数器的模,本例N=6，现取n，用个触发器,N为计数器状态数，,110、111为无效状态,因为是六进制加法计数，状态S5S0时，产生进位：C=1,状态转换图,S0000,S1001,S2010,S3011,S4100,S5101,/0,/0,/0,/0,/0,/1,/C,(3)求状态方程、输出方程,状态方程即计数器的次态方程,卡诺图,001/0,010/0,100/0,011/0,XXX/0,XXX/0,000/0,101/0,00 01 11 10,01,卡诺图,0,0,1,0,X,X,0,1,00 01 11 10,01,卡诺图,0,1,0,1,X,X,0,0,00 01 11 10,01,卡诺图,1,0,0,1,X,X,0,1,00 01 11 10,01,00 01 11 10,01,0 0 1 0,1 0 X X,C,00 01 11 10,01,0 1 0 1,0 0 X X,00 01 11 10,01,1 0 0 1,1 0 X X,00 01 11 10,01,0 0 0 0,0 1 X X,并不是最简形式，是为了和JK触发器的特性方程进行比较，得到驱动方程,为了和JK触发器的特性方程进行比较，得到的驱动方程,输出方程,输出方程:,(4)求驱动方程,JK触发器的特性方程,将状态方程和JK触发器的特性方程进行比较，即可求得驱动方程,(5)根据驱动方程和输出方程画逻辑图,设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X101100111011110输入Y000000001000110,例,1,建立原始状态图,S0,S1,S2,S3,设电路开始处于初始状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,X/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1,电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。,0/0,0/0,0/0,0/0,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态化简,2,状态分配,3,所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。,S0=00S1=01S2=10,4,选触发器，求时钟、输出、状态、驱动方程,选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：,输出方程,状态方程,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态11代入输出方程和状态方程计算：,电路能够自启动。,本章小结：,时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等6种方法来描述，它们在本质上是相通的，可以互相转换。时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。,