第五章存储器和存储器子系统课件.ppt

第五章 存储器及存储器子系统,1,第五章 存储器及存储器子系统 1,本章主要介绍：存储器的分类、技术指标、组成及层次结构静态存储器（SRAM）只读存储器（ROM，EPROM，E2PROM，FLASH）动态存储器（DRAM)存储器的接口设计,2,本章主要介绍：2,第一节 存储器概述,3,第一节 存储器概述 3,本节基本知识,由于CPU的速度不断提高，处理的信息量不断增大，要求存储器提高存取速度，改进存取方式。存储器技术指标存储器分类与性能内存的基本组成存储系统的层次结构,4,本节基本知识 由于CPU的速度不断提高，处理的信,一、存储器的主要技术指标,1、存储容量 指它可存储的信息的字节数或比特数，通常用存 储字数（单元数）存储字长（每单元的比特数）表示。例如：1Mb=1M 1bit=128k 8bit=256k 4bit=1M位 1MB=1M 8bit=1M字节,5,一、存储器的主要技术指标 1、存储容量5,一、存储器的主要技术指标（续）,2、存取速度（可用多项指标比表示）（1）存取时间（访问时间）TA 从存储器接收到读/写命令到信息被读出或写入完成所需的时间（决定于存储介质的物理特性和寻址部件的结构）。例如：ROM存取时间通常为几百 ns；RAM存取时间通常为几十 ns 到一百多 ns；双极性RAM存取时间通常为1020 ns。,6,一、存储器的主要技术指标（续）2、存取速度（可用多项指标比,一、存储器的主要技术指标（续）,（2）存取周期 TM 指在存储器连续读/写过程中一次完整的存取操作所需的时间或者说是CPU连续两次访问存储器的最小时间间隔。（有些存储器在完成读/写操作后还有一些附加动作 时间或恢复时间，例如刷新或重写时。）TM略大于TA。,7,一、存储器的主要技术指标（续）（2）存取周期 TM7,一、存储器的主要技术指标（续）,（3）数据传送速率（频宽）BM 单位时间内能够传送的信息量。若系统的总线宽度为W，则BM=W/TM（b/s）例如：若W=32位，TM=100ns，则 BM=32bit/10010-9s=32010+6=320Mbit/s=40MB/s 若TM=40ns，则BM=100MB/s（PCI的TM=30ns）早期的PC机：总线为8位，TM=250ns BM=8bit/25010-9=4MB/s,8,一、存储器的主要技术指标（续）（3）数据传送速率（频宽）,一、存储器的主要技术指标（续）,3、体积与功耗（嵌入式系统或便携式微机中尤为重要）4、可靠性 平均故障间隔时间（MTBF），即两次故障之间的平均时间间隔。EPROM重写次数在数千到10万次之间；ROM数据保存时限是20年到100多年。,9,一、存储器的主要技术指标（续）3、体积与功耗 9,二、存储器的分类与性能,1、内存储器 也称主存储器，但有了Cache后，内存包括主存与Cache。其速度快，价格贵，容量有限。它包括：（1）磁性存储器 磁泡存储器和磁芯存储器，信息不易丢失，但容量小，体积大。（2）半导体存储器 双极性存储器：速度快，功耗大，价格贵，容量小。适宜作Cache、队列等；,10,二、存储器的分类与性能1、内存储器10,二、存储器的分类与性能（续）,MOS存储器：速度稍慢，集成度高，功耗小，价格便宜。a、只读存储器 ROM：掩膜ROM，厂家制造时已编程，用户不可编程，不易挥发。PROM：用户可一次编程（OTP）。不可擦除。EPROM：UV-EPROM，紫外线擦除可编程ROM。E2PROM：电可擦除可编程ROM。b、RAM存储器（随机存取存储器，又称随机读/写存储器，易挥发）SRAM：静态存储器，掉电后，信息丢失-挥发。DRAM：动态存储器，即使不掉电，信息也会丢失，需要 定时刷新。,11,二、存储器的分类与性能（续）MOS存储器：速度稍慢，集,二、存储器的分类与性能（续）,2、外存储器 外存储器又称海存，容量大，价格低，不易挥发，但存取速度慢。外存有：磁表面存储器：磁鼓，磁盘（硬盘、软盘）光存储器：CD-ROM,DVD-ROM,CD-R,WR-CD 半导体存储器：Flash存储器（闪存盘，闪存条，U盘。,12,二、存储器的分类与性能（续）2、外存储器12,三、内存的基本组成,各种内存的内部结构各异，但从宏观上看，通常都有以下几个部分：存储体，地址译码，读/写电路。1、存储体 存储二进制信息的矩阵，由多个基本存储单元组成，每个存储单元可有0与1两种状态，即存储1bit信息。2、地址译码部件 地址线通过译码器选中相应的存储单元中的所有基本单元。地址线条数n=log2N（N为存储单元数）。即：N=2n，若n=16，N=2n=65536,13,三、内存的基本组成 各种内存的内部结构各异，,三、内存的基本组成（续）,3、读/写电路 读/写电路由读出放大器、写入电路和读/写控制电路构成，通过数据线与CPU内的数据寄存器相连。内存的基本组成框图如右图：,14,三、内存的基本组成（续）3、读/写电路14,四、存储系统的层次结构,为了解决存储器速度与价格之间的矛盾，出现了存储器的层次结构。1、程序的局部性原理 在某一段时间内，CPU频繁访问某一局部的存储器区域，而对此范围外的地址则较少访问的现象就是程序的局部性原理。层次结构是基于程序的局部性原理的。对大量典型程序运行情况的统计分析得出的结论是：CPU对某些地址的访问在短时间间隔内出现集中分布的倾向。这有利于对存储器实现层次结构。,15,四、存储系统的层次结构 为了解决存储器速度与价,四、存储系统的层次结构（续）,2、多级存储体系的组成 目前，大多采用三级存储结构。即：Cache-主存-辅存，如下图：,CPU,高速缓存,主存,辅存,辅助硬件,辅助硬、软件,16,四、存储系统的层次结构（续）2、多级存储体系的组成CPU高主,四、存储系统的层次结构（续）,Cache引入主要解决存取速度，外存引入主要解决容量要求。CPU内的寄存器、Cache、主存、外存都可以存储信息，它们各有自己的特点和用途。它们的容量从小到大，而存取速度是从快到慢，价格与功耗从高到低。Cache又分为指令Cache和数据Cache。,17,四、存储系统的层次结构（续）Cache引入主要解,四、存储系统的层次结构（续）,3、多级存储系统的性能 考虑由Cache和主存构成的两级存储系统，其性能主要取决于Cache和贮存的存取周期以及访问它们的次数。（存取周期为:Tc,Tm;访问次数为:Nc,Nm）,Cache（NC,TC）,主存（Nm,Tm),（1）Cache的命中率 H=Nc(Nc+Nm)（2）CPU访存的平均时间 Ta=H Tc+(1-H)Tm,18,四、存储系统的层次结构（续）3、多级存储系统的性能 C,四、存储系统的层次结构（续）,Cache-主存系统的效率 e=Tc/Ta=,1,H+(1-H)Tm/Tc,根据统计分析：Cache的命中率可以达到90%98%当Cache的容量为：32KB时，命中率为86%64KB时，命中率为92%128KB时，命中率为95%256KB时，命中率为98%,19,四、存储系统的层次结构（续）Cache-主存系统的效率1,第二节 半导体静态存储器,20,第二节 半导体静态存储器20,一、SRAM,SRAM与各种类型的ROM都属于半导体静态存储器。一、静态存储器（SRAM）1、6管静态存储器单元电路 电路组成 工作原理,21,一、SRAMSRAM与各种类型的ROM21,一、SRAM,6管SRAM单元电路工作原理 当Q=1,T2导通，Q=0,T1截止。同样，T1导通，T2截止。T1、T2构成双稳态触发器，存储0与1。T3、T4为负载管，为触发器补充电荷。T5、T6为门控管，与数据线Di相连。原理：当行选X=1（高电平），T5、T6导通，Q、Q就与Di与Di相连。当这个单元被选中时，相应的列选Y=1，T7、T8导通（它们为一列公用），于是，Di,Di 输出。当写入时，写入信号自Di（或Di）输入，此时，Di=1,Di=0,T5、T6、T7、T8都导通（因为X=1,Y=1）Di T8 T6 Q=1;Di T7 T5 Q=0.,22,一、SRAM 6管SRAM单元电路工作原理22,一、SRAM（续）,输入信息存储于T1、T2之栅极。当输入信号、地址选通信号消失后，T5T8截止，靠VCC 与T3就能保持F/F=1，所以，不用刷新（即信息不用再生）。Di与Di对外只用一条输出端接到外部数据线上，这种存储电路读出是非破坏性的。,23,一、SRAM（续）输入信息存储于T1、T2之栅极。2,一、SRAM（续）,2、SRAM的引脚信号与读写操作 下面是SRAM芯片628128的引脚信号（128k8）,A16A0,WE,OE,CS,D7D0,SRAM 628128128k 8,A16A0 地址线D7D0 双向数据线CS 片选信号WE 写允许信号OE 输出允许信号（读）这种芯片内部位字结构（即8位数据每位都有）,24,一、SRAM（续）2、SRAM的引脚信号与读写操作A16,二、SRAM的内部结构与典型芯片,1、内部组成结构 内部有行、列译码器，存储矩阵，读写控制电路，输入、输出数据缓冲器等组成。SRAM大多数都采用复合译码方式，而不采用线译码。因为线性译码对外的引线太多。一般把地址线分为行和列地址分别进行译码（行列地址线数可以对称，也可以不对称）。存储矩阵即信息存储体，每一位二进制信息需要一个6管基本单元电路，如2k8位=20488=16384个这样的单元电路组成存储体。读写控制电路主要控制读信号（OE）、写信号（WE）及片选信号（CS）。,25,二、SRAM的内部结构与典型芯片 1、内部组成结构25,二、SRAM的内部结构与典型芯片（续）,2、典型芯片介绍 SRAM 有 Intel 6116，6264，62128，62256等。下面介绍6116。容量为：16k位=2k8bit，因为SRAM内部都是按字节组成的。地址线：11条，7条用于行地址，4条用于列地址。数据线：8条，按字节输入、输出。存储体：128168=16384个存储单元。控制线：3条，OE,WE,CS。6116的引脚与内部结构如下图：,26,二、SRAM的内部结构与典型芯片（续）2、典型芯片介绍26,二、SRAM的内部结构与典型芯片（续）,27,二、SRAM的内部结构与典型芯片（续）27,第三节 只读存储器（ROM）,28,第三节 只读存储器（ROM）28,一、掩膜ROM,ROM（Read Only Memory）的特点与种类 ROM的信息在使用时是不被改变的，即只能读出，不能写入，写入是有条件的。故一般只能存放固定程序和常量，如监控程序、BIOS程序等。ROM芯片的种类很多，有掩膜ROM、可编程ROM（PROM）、可擦除可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）等。下面分别予以介绍。1、掩膜ROM 掩膜ROM是厂家根据用户的要求采用掩膜技术把程序和数据在制作集成电路时就已写入完成。一旦制造完毕，存储器的内容就被固定下来，用户不能修改。若要修改，就只能重新设计掩膜。,29,一、掩膜ROM ROM（Read Only Memor,一、掩膜ROM（续）,下图为一个简单的44位MOS管ROM，采用单译码结构，两位地址可译出4种状态，输出4条选择线，可分别选中4个单元每个单元有4位输出。若A1A0=00,则选中0号单元，输出为1010B.图中的矩阵中，在行列的交点，有的有管子，输出为0，有的没有，输出为1，这是根据用户提供的程序对芯片图形（掩膜）进行二次光刻所决定的。,30,一、掩膜ROM（续）下图为一个简单的44位30,二、可编程ROM（PROM）,为了便于用户根据自己的需要确定ROM的内容，有一种可一次编程的ROM，简称PROM。这种芯片的内部是采用多发射极（8个）熔丝式PROM结构。每一个发射极通过一个熔丝与位线相连，管子工作于射极输出器状态。熔丝一旦烧断，不可逆转，所以只能一次编程写入。下图为这种PROM芯片的内部结构。,31,二、可编程ROM（PROM）为了便于用户根据自己的需要确,二、可编程ROM（PROM）（续）,32,二、可编程ROM（PROM）（续）32,三、UV-EPROM,UV-EPROM为可擦除可编程的ROM内部电路结构如图，工作原理如下：,因为悬浮栅T3不导通，当X=1时，T1不导通，而T2总导通，该电路为全1输出。当写入时，加12.5V25V高压，D,S被瞬时击穿，会有电子通过绝缘层注入悬浮栅。电压去掉后，电子无处泄漏，硅栅为负，形成导电沟道（P），从而使EPROM单元导通，输出为0，没有击穿的单元输出仍为1。,33,三、UV-EPROMUV-EPROM为可擦除可编程因为悬浮栅,三、UV-EPROM（续）,UV-EPROM擦除：当紫外线照射时，悬浮栅上的电荷会形成光电流泄漏掉，即可把信息擦除。输出仍为全1。（用紫外线照射芯片的石英窗口约10多分钟即可）,34,三、UV-EPROM（续）UV-EPROM擦,三、UV-EPROM（续）,介绍EPROM芯片27C040（512k 8）27C040的引脚信号如图。,A0A18,OE,CE/PGM,VPP,D7D0,27C040512k 8,A0A18 地址线D0D7 数据线OE 输出允许（读）CE/PGM 片选/编程脉冲；在读出操作时是片选信号；在编程时是编程脉冲输入端（加入一个50ms左右的TTL负脉冲）。VPP 编程电压，12.5V;正常时，VPP接 VCC（+5V）,35,三、UV-EPROM（续）介绍EPROM芯片2,四、E2PROM,E2PROM（电擦除PROM，又称EEPROM或E2PROM:Electrically Erasable PROM）工作原理：是在绝缘栅MOS管的浮栅附近再增加一个栅极（控制栅）。给控制栅加一正电压，就可在浮栅和漏极之间形成厚度不足200（埃）的隧道氧化物。利用隧道效应，电子可注入浮栅，即数据被编程写入。若给控制栅加一负压，浮栅上的电荷可泄漏掉，即信息被擦除。（目前高压源已集成在芯片内而使用单一的+5V电源）下面介绍E2PROAM芯片28256（32k8位）,36,四、E2PROM E2PROM（电擦除PROM，又称EEP,四、E2PROM（续）,EEPROM 28256引脚信号（32KByte）,A0A14,D0D7,CE,OE,WE,E2PROM 28256 32k 8,A0A14 地址线D0D7 数据线CE 片选OE 输出允许WE 写允许CE OE WE L L H 读出 L H L 编程写入/芯片擦除写入一个字节大约15ms，可以按字节擦除，也可按页擦除和整片擦除。不需擦除的部分可以保留。,37,四、E2PROM（续）EEPROM 28256引脚信,五、闪速存储器（FLASH）,闪速存储器也称为快闪存储器或闪存，是一种电可擦除的非易失性只读存储器。其特点是：1、按区块或页面组织；除了可进行整个芯片的擦除 和编程外，还可按字节、区快或页面进行擦除与 编程。2、可进行快速页面写入：CPU将页面数据按芯片存 取速度（一般几十到200ns）写入页缓存，再在内 部逻辑控制下，将整页数据写入相应页面，大大 提高了编程速度。,38,五、闪速存储器（FLASH）闪速存储器也称为,五、闪速存储器（FLASH）,3、具有内部编程控制逻辑：写入时，由内部逻辑控制操作，CPU可做其他工作。（CPU通过读出校验或状态查询获知编程是否结束）4、具有在线系统编程能力：擦除与写入无需取下。5、具有软件和硬件保护能力：可防止有用数据被破坏。,39,五、闪速存储器（FLASH）3、具有内部编程控制逻辑：写入时,五、闪速存储器（FLASH）,（一）闪存的内部组织 1、闪存区别于其他SRAM的最大特点是：内部设有命令寄存器和状态寄存器，因而可通过软件 灵活控制。采用命令方式可使闪存进入各种不同工作状态。如整 片擦除，页面擦除，整片编程，分页编程，字节编程，进入保护方式，读识别码等。闪存内部可自行产生编程电压VPP。在工作状态下，在系统中就可实现编程操作。部分型号内部具有状态机和编程计时器，编程写入可 在其内部控制下自动完成。,40,五、闪速存储器（FLASH）（一）闪存的内部组织40,五、闪速存储器（FLASH）,2、闪存的组织结构 按页面组织和按区块组织（1）按页面组织：内部有页缓存，存储体按页面组织，页缓 存大小和存储体的页大小一致，可以把页缓存内容同时 编程写入相应的页内单元，提高了编程速度。（2）按区块组织：按区块组织的闪存，提供字节、区块和芯 片擦除能力，编程速度较快，编程灵活性优于页面方式。,41,五、闪速存储器（FLASH）2、闪存的组织结构41,五、闪速存储器（FLASH）,（二）闪存芯片举例 SST公司28EE0202Mb页面式闪存，256k8位。内部组织为2048页，每页128个字节。,页面写周期为5ms，平均写入时间为 39ns/字节。读出时间为120150ns，重写次数超过10万次，数据保持时间大于100年。对外信号：32条引脚。A7A17：11条行地址，决定页位置；A0A6:6条列地址，决定页内地址。工作方式参阅教材。,A7A17,A0A6,CE,WE,OE,D0D7,SST28EE020 FLASH256k 8,42,五、闪速存储器（FLASH）（二）闪存芯片举例 页面写周期,五、闪速存储器（FLASH）,（三）闪存的应用 闪存像RAM 一样可在线写入数据，又具有ROM的 非易失性，因而可以取代全部的UV-EPRAM和大 部分的EEPROM。监控程序、引导程序或BIOS等基本不变或不经常改变的 程序。闪存条、闪存卡（Flash card，U盘），数字相机，个人数字助理（PDN),MP3播放器，笔记本等辅存。即将取代软盘存储器和硬磁盘。（因其无机械运动，存取速度快，体积小，可靠性高等优点）,43,五、闪速存储器（FLASH）（三）闪存的应用43,第四节 动态RAM存储器,44,第四节 动态RAM存储器 44,一、DRAM的基本存储单元,DRAM 基本存储单元组成,由T与电容Cs组成，信息存储在Cs上。当X=1，T导通，电容Cs与数据线D连通。写入时，外部数据驱动D，并由D对电容Cs充电或放电，改变其存储的信息。读出时，Cs经D对数据线上的寄生电容Cd充电或放电，从而改变寄生电容Cd上的电压，读出所存储的信息。因每次输出都会使Cs上原有的电荷泄放，存储的内容就会被破坏，所以读出是破坏性的。为此，每次读出后都需要进行再生（重新写入）以恢复Cs上的信息。因为CsCd，读出时引起的数据线上的电压变化很小，再加上噪声的影响，需经过灵敏度很高的读出放大器放大和整形后才能输出,45,一、DRAM的基本存储单元DRAM 基本存储单元,一、DRAM的基本存储单元,由于基本单元电路简单，使DRAM的集成度（集成基本存储单元数）很高，但DRAM的附属电路 较复杂。（需读出放大器，整形，刷新等电路）为什么DRAM要不断地刷新？由于DRAM是靠电容Cs存储信息的，Cs有电荷时为逻辑“1”，没有电荷时为逻辑“0”。但由于任何电容都存在漏电，因此当电容Cs存有电荷时，过一段时间由于电容的放电会导致电荷流失，信息也会丢失，解决的办法是刷新，即每隔一定时间（大约14ms）就要刷新一次，使原来处于逻辑“1”的电容的电荷又得到补充，而原来处于电平“0”的电容仍保持“0”。,46,一、DRAM的基本存储单元 由于基本单元电路简,二、DRAM的引脚信号与读写操作,下图为1M1bit的DRAM芯片 WE：写允许信号 Di与Do为数据输入/输出信号 A0A9：地址信号,1M=220 1Mb应有20位地址线，由于DRAM 的容量较大，又不希望有太多的引脚，所以大多数DRAM芯片都采用分时复 用方式传输地址，将地址分为行地址 和列地址两部分分时在地址线上传送。对本芯片用A0A9先传送低10位地址，再传送高10位地址A10A19。,A0A9,RAS,CAS,WE,Do,Di,1M1bitDRAM,RAS和CAS分别为行、列地址选通信号。,47,二、DRAM的引脚信号与读写操作 下图为1M1bit的DR,二、DRAM的引脚信号与读写操作,RAS:（Row Address Strobe）行地址选通信号，有效时在地址线上传送的是行地址（低10位），用其后沿将低10位地址锁存到内部行地址锁存器。CAS:（Column Address Strobe）列地址选通信号，有效时在地址线上传送的是列地址（高10位），用其后沿将高10位地址锁存到内部列地址锁存器。DRAM芯片不需要片选CS。,48,二、DRAM的引脚信号与读写操作 RAS:（Row,二、DRAM的引脚信号与读写操作,下图为DRAM的读写操作时序，首先在地址线上出现有效的行地址，然后RAS有效。经过一段时间之后，行地址被撤销，改送列地址，CAS有效。当行、列地址都被锁存到内部的行、列地址锁存器之后，即可根据WE信号进行读写操作。,49,二、DRAM的引脚信号与读写操作下图为DRAM的读写操作时序,三、DRAM芯片的内部结构,下面通过一个具体的DRAM芯片2116介绍DRAM的内部结构。2116为16k1bit的DRAM芯片。对外引脚16条，A0A6 地址信号为7条；WE 写允许；RAS 行地址选通；CAS 列地址选通 Do 数据输出；Di 数据输入，使用时Do、Di连接在一起。其内部有行、列地址锁存器，行、列译码器，存储矩阵，读出放大器，行、列时钟电路，输出缓冲器和输入寄存器等部件组成。（128行128列，每隔15s刷新一行，1.92ms刷新一遍）其内部结构框图如下：,50,三、DRAM芯片的内部结构 下面通过一个具体的DRAM,三、DRAM芯片的内部结构,51,三、DRAM芯片的内部结构51,四、DRAM刷新,1、DRAM的刷新策略 DRAM芯片有片内刷新，片外刷新。（1）集中刷新 将整个刷新周期分为两部分,前一部分可进行读、写或维持（不读不写），后一部分不进行读写操作而集中对DRAM刷新操作。这种方式控制简单。但在刷新过程中不允许读写，存在死时间。,52,四、DRAM刷新1、DRAM的刷新策略 52,四、DRAM刷新（续）,（2）分散刷新（隐式刷新）在每个读写或维持周期之后插入刷新操作，刷新存储矩阵的一行所有单元。这样把一个存储系统的周期分为两部分，读写、维持时间和刷新时间。优点是控制简单，不存在死时间；缺点是刷新时间占整个读写系统时间的一半，故只用于低速系统。（3）异步刷新 利用CPU不访问存储器的时间进行刷新操作。若按照预定的时间间隔应该刷新时，CPU正在访问存储器，刷新周期可以向后稍微延迟一段时间，只要保证在刷新周期内所有的行都能得到刷新即可。,53,四、DRAM刷新（续）（2）分散刷新（隐式刷新）53,四、DRAM刷新（续）,这种方式优点是：对CPU访存的效率和速度影响小，又不存在死时间；缺点是：控制电路较复杂。总之，可以在DMA控制器的控制下进行分散或异步刷新，也可在中断服务程序中进行集中或分散刷新。用DMA方式刷新比中断方式效率高。,54,四、DRAM刷新（续）这种方式优点是：对CPU访存的,四、DRAM刷新（续）,2、DRAM的刷新模式 DRAM的存储体是按行、列组织的二维存储矩阵，而刷新是按行进行的，每次刷新对一行的数据同时进行读出、放大、整形后再写入。刷新操作有多种模式，有的芯片支持其中一种模式，有的芯片同时支持多种模式。常见的两种刷新模式为：（1）只用RAS刷新模式，CAS处于高电平（不动作）。此模式无需给出列地址，消耗电流小，需外部刷新地址计数器,55,四、DRAM刷新（续）2、DRAM的刷新模式55,四、DRAM刷新（续）,（2）CAS在RAS之前的刷新模式（自动刷新模式）利用CAS信号比RAS提前动作来实现刷新。,正常时，RAS先于CAS有效；而若在CAS下降沿之后RAS才变低，则DRAM芯片进入刷新周期。此时外部产生的地址被忽略，而是由DRAM内部刷新地址计数器产生刷新地址，每一刷新周期自动将这个地址计数器加1，故不需外加的刷新地址计数器。,56,四、DRAM刷新（续）（2）CAS在RAS之前的刷新模式（自,第五节 存储器的接口设计,57,第五节 存储器的接口设计 57,一、存储器的接口信号,存储器通过总线与CPU连接，它们之间要交换地址信息、数据和控制信息。其接口信号如图。,A0Am,D0Dn,RD,WR,CS,SIZE,XTACK/WAIT,接口信号说明：地址信号：A0Am数据信号：D0Dn读、写信号：RD、WR（有时二者合二为一）片选信号：CS（高地址译码产生）多字节宽度（使能）信号：SIZE（指明存取的字节数，如字节、字、双字等）握手信号：XTACK（对异步总线为传输应答信号）WAIT（或READY）对半同步总线为 等待请求或准备就绪。,58,一、存储器的接口信号 存储器通过总线与CPU连接，它们,二、存储器设计需考虑的问题,1、容量 根据应用场合，可能需要几KB几百KB（如嵌入式计算机），也可能 需要几MB几百MB（如系统机）。2、地址（空间）安排 对于固定程序与参数、引导程序与参数、随机程序与数据、中断向量 表等的存储空间的分配，需作统一考虑与按排。即对ROM、RAM的 地址分配。3、总线上的存储器存取信号及时序 不同的总线有不同的接口信号与不同的时序，存储器设计时必须认真 考虑。4、数据总线宽度 数据总线的宽度（如8，16，32，64位）决定存储器存储体的个数（1，2，4，8个），也决定了字节使能信号的条数（BE0BEn）。,59,二、存储器设计需考虑的问题1、容量59,三、存储器接口设计举例,例1、在PC/XT总线上用62256扩充64KB RAM。SRAM 62256为 32K8位，需两片。一般ROM区常安排在地址高端，RAM区常安排在低端开始（因中断向量表在低端）。若在现有的8位机上扩充RAM，则要考虑扩充的RAM地址空间与机器原有的RAM相邻接。若本次扩充的地址为：E0000HEFFFFH。则译码电路如下:,地址译码采用门电路实现，因为地址为：E0000HEFFFFH=1110 0000 0000 0000 00001110 1111 1111 1111 1111BA19A17=111B，A16=0A15=0,选择第一片62256;A15=1,选择第二片62256。,60,三、存储器接口设计举例例1、在PC/XT总线上用62256扩,三、存储器接口设计举例（续）,例2、用SRAM 62256在ISA总线上扩充64KB RAM。因为ISA（PC/AT）为16位总线，故数据总线是D0D15，地址线为24位，且增加了高字节允许信号BHE，其接口信号与PX/XT不同。具体电路如下。,地址译码器说明：,61,三、存储器接口设计举例（续）例2、用SRAM 62256在I,三、存储器接口设计举例（续）,例3、用64k16位 SRAM芯片，设计256k32位的存储器（32 位微处理器）。其中UB、LB为SRAM的高、低字节有 效使能信号。该总线上一定提供字节选择允许信号：BH0、BH1、BH2 BH3；它们分别对应地址信号A1A0的编码如下：A1 A0 字节选择 数据信号 高低字节使能 0 0 BH0 D0D7 LB 0 1 BH1 D8D15 UB 1 0 BH2 D16D23 LB 1 1 BH3 D24D31 UB 根据题目要求，计算需该芯片8片，分为2组:D0D15,D16D31;若采用20为地址线，A0A1用于字节选择，A2A17用于片内选择，剩下的A18、A19作为外部译码。,62,三、存储器接口设计举例（续）例3、用64k16位 SRA,三、存储器接口设计举例（续）,64k16bit SRAM 芯片对外引脚和（2：4）译码器如下图：,A0A15,D0D15,CS,WE,OE,LB,UB,SRAM 64k16,SA18,SA19,CS0,CS1,CS2,CS3,2:4 译码器74LS139,63,三、存储器接口设计举例（续）64k16bit SRA,三、存储器接口设计举例（续）,64,三、存储器接口设计举例（续）64,四、8086系统中存储器组成,因为数据线为16位，所以存储体分为两个，一个为偶地址存储体，一个为奇地址存储体；由信号A0、BHE作为存储体选择信号。,65,四、8086系统中存储器组成 因为数据线为16位，所以,课外作业 1、2、3、15、16,66,课外作业66,