数字逻辑第三章加法器ppt课件.ppt
内容回顾,学习MSI组合逻辑器件的方法:理解这一类器件的功能;会读具体器件的功能表,理解输入、输出及控制端 的关系（包括使能端，地址控制端等）掌握它的基本应用。数据选择器(MUX)：多路输入数据中选择一路输出。它有n位地址输入、2n路数据输入、1路输出。数据选择器的应用：作数据选择，可实现多路信号分时传送；实现并串转换；产生序列信号等。实现组合逻辑函数。,3.2 常用的中规模组合逻辑器件-加法器,定义：实现多位二进制数算术和运算的电路,一位加法器：半加器和全加器,一.基本概念 加法器,半加 两个一位二进制数相加，不考虑进位输入。半加器 实现半加逻辑的电路。,全加 加数、被加数和来自低位的进位数三者相加。全加器 实现全加逻辑的电路。,半加器与全加器,1.半加器,图 3 10 半加器框图,二.一位加法器,A，B 输入变量，表示两个一位二进制数。S 输出变量，相加后的和数。输出变量，向高位的进位数。,半加器,列真值表,表3-20 半加器真值表,用异或门,逻辑符号,画逻辑图,半加器,HA,S,A,B,惯用符号,图 3 11 半加器逻辑图,多位二进制数加法的例子,全加器,2.全加器,输入变量：A i，B i A、B两个数的第 i 位。C i 来自低位的进位。输出变量：S i 本位数和。C i+1 向相邻高位进位数。,全加器,图 3-12 全加器框图,Si=m（1，2，4，7）Ci+1=m（3，5，6，7）,全加器,列真值表,表3-21 全加器真值表,函数变换过程如下：,全加器,画逻辑图 用异或门实现,图 3 13 用异或门构成全加器,CO,Si,Ai,Bi,Ci,Ci+1,CI,逻辑符号,FA,Si,Ai,Bi,Ci,Ci+1,惯用符号,全加器,多位加法器,多位加法器按照各位数相加方式不同可分为串行加法器和并行加法器。,二进制并行加法器是一种能并行产生两个n位二进制数算术和的组合逻辑部件。,三 多位加法器,图 3-14 并行加法器框图,串行进位并行加法器：由全加器级联构成，高位的进位输出依赖于低位的进位输入。框图如下图所示。,图3-15 四位串行进位并行加法器的结构框图,串行进位并行加法器,并行加法器按其进位方式的不同，可分为串行进位并行加法器和超前进位并行加法器两种类型。,如何提高加法器的运算速度?必须设法减小或去除由于进位信号逐级传送所花费的时间 若能使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。那么就可以有所改进。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。,串行进位并行加法器,串行进位二进制并行加法器的特点：结构简单 被加数和加数的各位能同时并行到达各位的输入端,但是各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，这种加法器运算速度较慢，而且位数越多,速度就越低。,是否可行？,超前进位二进制并行加法器特点：根据输入信号同时形成各位向高位的进位；同时产生各位的和。,由全加器的结构可知：,超前进位二进制并行加法器,关键是进位信号C,超前进位二进制并行加法器,令（进位传递函数）（进位产生函数）则有,当 i=1、2、3、4时，根据递推关系，可得到4位并行加法器各位的进位输出函数表达式为：,C1C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0)；而Pi、Gi又是 Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1C4。通常将根据Pi、Gi和C0形成C1C4的逻辑电路称为先行进位发生器。,超前进位二进制并行加法器,总结一下：,三、四位二进制并加法器的外部特性和逻辑符号,1外部特性,图中，A4、A3、A2、A1-二进制被加数；B4、B3、B2、B1-二进制加数；F4、F3、F2、F1-相加产生的和数；C0-来自低位的进位输入；FC4-向高位的进位输出。,四位二进制并行加法器,二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。,例1 用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。,四、应用举例,解 根据余3码的定义可知，余3码是由8421码加3后形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码，而从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0接上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。,四位二进制并行加法器,实现给定功能的逻辑电路图如下图所示。,输入端A4、A3、A2、A1输入8421码；而从另一输入端B4、B3、B2、B1输入二进制数0011；进位输入端C0接上“0”；可从输出端F4、F3、F2、F1得到与输入8421码对应的余3码。,四位二进制并行加法器,20,例2 用4位二进制并行加法器设计一个4位二进制并行加法/减法器。,解分析：根据问题要求，设减法采用补码运算，并令 A=a4a3a2a1-为被加数(或被减数)；B=b4b3b2b1-为加数(或减数)；S=s4s3s2s1-为和数(或差数)；M-为功能选择变量.M=0时，执行A+B；M=1时，执行A-B。,由运算法则可归纳出电路功能为：当M=0时，执行 a4a3a2a1+b4b3b2b1+0(A+B)当M=1时，执行 a4a3a2a1+1(A-B),四位二进制并行加法器,21,当M=0时，执行 a4a3a2a1+b4b3b2b1+0(A+B)当M=1时，执行 a4a3a2a1+1(A-B),四位二进制并行加法器,当M=0时，A+B+C0(C0=0)当M=1时，A+C0(C0=1),根据异或逻辑:,22,分析结果表明，可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。,具体实现：将4位二进制数a4a3a2a1直接加到并行加法器的A4A3A2A1 输入端，4位二进制数 b4b3b2b1 分别和M异或后加到并行加 法器的 B4B3B2B1 输入端。并将M同时加到并行加法器的 C0 端。使之 M=0:Ai=ai,Bi=bi,C0=0 实现a4a3a2a1+b4b3b2b1+0(即A+B)；M=1:Ai=ai,Bi=,C0=1，实现 a4a3a2a1+1（即A-B）。,实现给定功能的逻辑电路图如下图所示。,四位二进制并行加法器,例3 用一个4位二进制并行加法器和六个与门设计一个乘法器，实现AB,其中 A=a3a2a1,B=b2b1。,解 根据乘数和被乘数的取值范围，可知乘积范围处在021之间。故该电路应有5个输出，设输出用Z5Z4Z3Z2Z1表示，两数相乘求积的过程如下：,因为：1位二进制数乘法 法则和逻辑“与”运算法 则相同，“积”项aibj(i=1，2，3；j=1，2)可用 两输入与门实现。对部分积求和可用并行加法器实现。所以：该乘法运算电路可由6个两输入与门和1个4位二进制并行加法器构成。逻辑电路图如右图所示。,b1,0,
