MOS器件建模及仿真ppt课件.ppt

概述,以硅基器件为代表的半导体器件在电子信息技术及产业中的应用使人类社会已进入了信息化、网络化时代. 在全球信息化和经济全球化的进程中, 以通信、计算机、网络、家电为代表的信息技术和信息产业获得了迅猛发展，而信息技术的迅速发展依赖于半导体技术的迅猛发展，所以说，半导体技术是信息技术的基石。,材料,器件,电路,系统,MOSFET是超大规模集成电路芯片（CPU、RAM等）中最重要的器件. CMOS技术因其抗噪声能力强和静态功耗低等优点已成为VLSI的主流技术. 近些年，薄膜晶体管（TFT）因在显示技术、集成传感器、IC领域有潜在的应用前景而受到广泛关注。, MOS电路设计,IC设计,器件模型,电路模拟器,（DC、AC及瞬态分析）, MOSFET模型,器件模型是通过I-V, C-V以及器件中载流子输运过程描述器件的端特性，这些模型应能够反映器件在所有工作区域的特性.分为物理模型和等效电路模型。, 器件物理模型根据器件的几何图形、掺杂分布、载流子输运方程和材料特性等预测器件的端特性和输运特性.特点：1）通常需要二维或三维的数值计算；2）能揭示器件的内在物理效应；3）一般只适用于器件物理研究和器件开发； 4）部分工作区能找到收敛的解析模型，可应用于电 路模拟器., 等效电路模型将器件等效成由一些基本单元组成的电路，器件特性由该等效电路特性来描述.特点：1）可解析求解；2）不能揭示器件的内在物理效应；3）适合于电路模拟器.,电路模拟器的功能1）DC模型-静态模型；2）瞬态模型-大信号动态模型；3）AC模型-小信号模型., 电路模拟器对晶体管模型的要求准确、简单, 电路模拟器中常用的器件模型1）解析模型-模型方程直接由器件物理导出.A）薄层电荷模型（基于表面势）-该模型在所有工作区域内连续；可精确计算；需要迭代求解. B）半经验解析模型-根据主要的物理现象，对器件的不同工作区域进行近似求解.解析模型的优点：A）描述了物理过程和几何结构之间的关系；B）描述了器件的电学特性.2）查表模型-建立器件特性数据库（系数表），通过查表得到新器件的电流和电导值.3）经验模型-模型方程基于实验数据的曲线拟合., MOSFET模型参数提取,MOS晶体管模型中的参数一般通过测量大量的不同尺寸（不同沟道长度和宽度）的实验器件样品得到（即从各种不同尺寸MOSFET的I-V和C-V曲线中提取模型参数）.,课程主要内容：FET基础知识回顾MOSFET主要模型简介OTFT基础知识及模型探讨TFT模型参数提取方案简介,课程论文题,1、探讨TFT器件（非晶硅TFT、ZnO-TFT、P3HT-TFT）阈值电压的定义、模型及Vth提取方法。2、探讨工作于积累态的TFT的关态电流形成机理和模型。3、探讨MIS结构C-V曲线中积累区电容-频率依赖特性及建模。4、探讨TFT器件噪声特性的测试方法及模型。5、TFT器件中体陷阱态与界面陷阱态的形成机理、对I-V和C-V的影响机理以及测试表征方法。6、 TFT的源、漏接触电阻的形成机理、表征方法和抑制措施。,非晶硅TFT,多晶硅TFT,有机TFT,第一章MOSFET基础, 半导体方程, 泊松方程：, 电子与空穴的连续性方程：,上式中，R = U - G ，U、G 、R 分别为复合率、产生率和净复合率。R 0 表示净复合，R 0 表示净产生。, 电子与空穴的电流密度方程：, 简化半导体方程,泊松方程：,连续性方程：,电流密度:, MOSFET结构和工作原理,1、MOSFET的基本结构,2 、MOSFET的工作原理,当 VGSVT（称为阈值电压）时,源漏之间隔着P区,漏结反偏,故无漏极电流.当VGS VT 时,栅下的P型硅表面发生强反型,形成连通源区和漏区的N型沟道,产生漏极电流ID. 对于恒定VDS ,VGS越大,则沟道中的可移动电子就越多,沟道电阻就越小,ID 就越大.,VGS来控制沟道的导电性,从而控制漏极电流 ID ,是一种电压控制型器件.,np晶体管载流子输运示意图,3、MOSFET的特性,N 沟 MOSFET当：,VT 0时,称为增强型,为常关型.零栅压时无导电沟道.,VT 0时,称为耗尽型,为常开型.零栅压时有导电沟道.,ID,VGS,VT,0,ID,VGS,VT,0,转移特性曲线,输出特性曲线, 线性区 当VDS 很小时，沟道就象一个其阻值与VDS 无关的固定电阻，这时ID 与VDS 成线性关系,如图中的OA段所示., 过渡区 随着VDS 的增大，漏附近的沟道变薄，沟道电阻增大，曲线逐渐下弯.当VDS增大到VDsat饱和漏源电压时，漏处的可动电子消失，这称为沟道被夹断，如图中的AB 段所示., 饱和区 当VDS VD sat 后，沟道夹断点左移，漏附近只剩下耗尽区.这时ID 几乎与VDS 无关而保持常数ID sat,曲线为水平直线，如图中BC段所示., 击穿区 当VDS 继续增大到BVDS 时，漏结发生雪崩击穿，或者漏源间发生穿通,ID 急剧增大，如图中CD段所示.,输出特性曲线,P3HT-TFT with SiO2 as gate dielectric,After 10 days,P3HT-TFT with HfTiO as gate dielectric,实际晶体管特性举例,P3HT-TFT with SiO2 as gate dielectric,MEHPPV-TFT with SiO2 as gate dielectric,4、MOS的电容, MOS的基本结构, MOS的能带结构-功函数差引起的能带弯曲,（图4-1）,（图4-3）, MOS系统中的电荷态,氧化层电荷包括：界面陷阱电荷Qit；固定电荷Qf；氧化层陷阱电荷Qot；可动离子电荷Qm.,* 理解氧化层中各种电荷的来源及对MOS体系中半导体表面能带弯曲的影响.,平带电压：使半导体表面能带恢复平坦栅极上所需加偏压., 不同栅偏压下半导体表面状态的变化情况,当Q0=0时,反型时的泊松方程：,0 x Xd,通过一次积分并利用高斯定理，可得硅中感生电荷密度：,耗尽时的泊松方程：,可解得：,由Qs=Qi+Qb，可得反型电荷Qi,利用：,得到栅压与表面势的关系：,同时考虑电子和空穴的一般泊松方程：,0 x Xd,一次积分，并利用边界条件和高斯定理可得：,型衬底MOS电容在所有工作区中硅层感生电荷密度Qs与表面势s的关系如图所示：,积累区（s0）：,耗尽区和弱反型区(0s2f )：,强反型区(s2f )：, MOS结构的电容电压关系,定义式：,又,即：,推知：,图4-16 MOS电容等效电路, MIS结构电容器的等效电路推导,由高斯定理：,可得,对于小信号，将Qs(t)泰勒展开，保留前两项，可得,（1）,代入（1）整理得,所以, 多数载流子响应时间,在积累状态和耗尽状态时，电容来源于多数载流子对交流小信号的响应引起的流入和流出硅耗尽层。,当外加交流小信号的周期远大于半导体层的介电迟豫时间时多数载流子能跟随小信号的变化而变化。即:,这里，, 少数载流子响应时间,在反型状态下，当外加交流小信号的周期远大于少数载流子响应时间时，少数载流子能跟随小信号的变化而变化。即:,（少子响应时间）, 少数载流子响应机理,（1）从背接触通过扩散、漂移产生（高温）,（2）耗尽层中的产生与复合（室温）,（3）外部反型层提供（反型层不是由栅压引起）,（1）和（2）的温度点位置决定于半导体中能隙中央位置陷阱能级密度大小。, 扩散模式,(a)、(b)为少子通过扩散方式流过MOS电容的能带图,负半周：反型层空穴漂移至表面而增加，耗尽层的空穴产生浓度梯度，准中性区形成空穴向半导体表面扩散，中性区空穴和电子的俘获减弱（发射占主导），引起电子从陷阱态中发射，进入导带而流出。,正半周：反型层表面空穴减少，耗尽层的空穴产生浓度梯度，准中性区形成空穴向基底扩散，中性区空穴和电子的俘获占主导，引起空穴被陷阱态中俘获，与导带注入电子复合。, 产生与复合模式,耗尽层中的载流子（空穴）在小信号电场作用下被驱使至硅表面（耗尽层）,耗尽层中载流子(空穴)减少（或过剩）,耗尽层产生占主导（空穴被陷阱俘获）,空穴（或电子）补充其减少，产生的电子通过底欧姆接触流出（流入）导带,(以n-Si为例),(c)、(d)为少子通过产生复合方式流过MOS电容的能带图,界面陷阱：在能隙中存在能级分布。（来源？）,体陷阱：在能隙中存几个特定能级位置。（来源？）,在强反型状态下，靠近能隙中央的体陷阱对产生与复合起主导作用。,通过陷阱形成有效产生与复合的条件：（1）陷阱能级离费米能级几个kT/q(陷阱能级俘获与发射随小信号变化）。（2）空穴和电子的俘获与发射率相同。（能隙中央附近的陷阱）。,在强反型状态下，界面陷阱通常只满足两个条件中的一个，难以同时满足两个条件。,注: (1) 强反型，产生与复合电流不随栅压变化。 (2) 界面陷阱密度1010 cm-2eV-1,界面陷阱可同时满足两条件。, 电子（空穴）俘获与发射导纳,可以推证：,由串联RC网络分析可得：,俘获与发射形成电子电流可表示为：,同理空穴俘获与发射形成导纳为：,由串联RC网络分析可得：, MIS完整的等效电路,实际MOS结构电容C-V曲线：,C-V and G-V of Au/P3HT/HfO2/Si capacitors.(a) annealed in O2,(b) NH3,C-V of Au/P3HT/SiO2/Si capacitors.,C-V of various MIS structures as a function of test frequency. (a) Au/SiO2/Si structure, (b) Au/P3HT/SiO2/Si structure, (c) Au/HfTiO/Si structure, (d) Au/P3HT/HfTiO/Si structure.,5、MIS的C-V测试的应用,采用光照下深耗尽高频C-V测试(photonic DD HF-CV)表征界面态,(Ref. IEEE T.E.D. 50( 4): 1131, 2003),采用低频C-V测试表征界面态,Ref. AP.L., 92: 133512 2008,采用多频C-V测试表征界面态,Ref. IEEE EDL, 31(3): 231, 2010,1、衬底均匀掺杂的MOSFET的阈值电压,第二章MOSFET阈值电压模型,模型假设:(1) 长沟和宽沟，不考虑边缘效应;(2) 缓变沟道近似-沿沟道方向的电场远小于垂直沟道方向的电场;（一维泊松方程有效）(3) 沟道表面势和电荷沿沟道方向受Vds、Vsb控制; 由Vds和Vsb引起的沟道电势Vcb(y)为,y=0(源端）,y=L(漏端）,表面势变为：s+Vcb(y),在Vds很小时，s+Vsb(y)代替s(y),且Vgb=Vgs+Vsb,MOSFET三个工作区域,积累区,耗尽区,反型区,阈值电压：当硅表面出现强反型时所加的栅偏压.,刚反型时，QiQb, 所以：,Si为强反型时的s（=2f）,强反型时有：,故阈值电压表示式为：,式中,VgsVth,s不随Vgs变化即s锁定。,影响Vth的因素？,2、衬底非均匀掺杂的MOSFET的阈值电压,强反型条件判据：,1),-适于低剂量的沟道注入.,2) 表面少子浓度等于耗尽区边缘多子浓度时为强反型.,3) 反型区电荷密度Qi和耗尽区电荷密度Qb对表面势s的微分相等时为强反型，即：,所以，,增强型器件Vth 模型,增强型器件浅注入模型：调阈值电压的注入深度浅，注入杂质位于无限薄的硅层中，即位于Si-SiO2界面.,Di为注入剂量.,增强型器件深注入模型,1) 耗尽层宽度XdmXi(注入深度）-认为表面杂质均匀分布.,式中,2) 耗尽层宽度XdmXi(注入深度）,关键是如何表达Qb? (p.196),增强型器件掺杂变换模型,背景: (1) Vsb1 V ; (2) Xi与Xdm相比拟 思路：杂质变换 将实际杂质分布变换成等效掺杂浓度Neq和深度Xeq。 该模型条件：-以尺寸无关杂质变换 （1）沟道区内的总感应电荷Qs守恒； （2）表面势 为常数。,由条件（1）得：,由条件（2）得：,Nb,Ns,Xi,Xeq,Neq,补偿器件Vth 模型-沟道注入与衬底或阱中杂质类型相反的杂质,N,Nb,X,Ns,Xi,Xdm,利用耗尽层近似下泊松方程及其边界条件可得：,利用,可推知：,Vth 经验模型,式中G11和G12为拟合因子，通过实验数据拟合而得.,耗尽型器件Vth 模型,图5.12 n沟耗尽型MOSFET的截面图(a)和电荷分布图(b),对于耗尽型器件，在Vgs0时，沟道是导通的. 沟道夹断时，在栅极上所加的电压为阈值电压Vth.,沟道杂质阶梯分布近似,d为耗尽型器件的体因子，当NsNb时，Vth近似为,式中,式中,0,夹断条件：Qim=Qjn+Qsc； Xi=Xs+Xn,Xn由pn理论在耗尽近似计算得到，再计算出Qjn,Xs为表面耗尽层宽度，由MOSFET电容采用耗尽近似得到，再计算出Qsc,再利用夹断时Vgs=Vth，得到：,短沟道效应下的Vth 模型,源、漏端pn结分享沟道区电荷，使沟道耗尽区呈梯形。,短沟道下，W固定， Vth 随L减小而减小；L固定， Vth 随W减小而增大 (不考虑源、漏附近自建电场影响，|Qb|=qNbXdm),电荷分享模型,式中,Xj为源衬、漏衬pn结的结深.,结论：（1）为了减小沟道效应，在ULSI集成电路制造中栅氧化层厚度采用等比例缩小；（2）Nb越低，Xdm越大，短沟道效应越大，所以在亚微米器件中，离子注入使衬底表面高掺杂，减小短沟道效应。（3）Xj越大，短沟道效应越大。（4）采用埋沟工艺抑制电荷分享，减小短沟效应。,的大小与电荷分享模型相关。如图5.14(a)、(c),图5.15,窄沟道效应下的Vth 模型,式中,GW为过渡区拟合参数.,在栅压作用下场氧化层与栅氧化之间的鸟嘴过渡区会形成栅控耗尽区（图5.20所示），当沟宽WXdm时，过缘处的附加电荷 与总耗尽电荷Qb相比不能被忽略，从而引起V th增加。,为场区的表面电势。,漏致势垒降低(DIBL)效应下的Vth 模型,式中为DIBL因子.,-耗尽层宽度沿沟道方向变化.,在短沟和窄沟效应中都假设Vds很小为前提，即沿沟道方向耗尽层宽度不变。但当Vds较大时，Xdm不再是常数（图5.24).,在源端，V(y)=0,Xdm最小。 Vds使漏-衬结反偏，漏端耗尽电荷增加，栅控电荷减小，从而导致Vth下降.,当L减小、Vds增加时，漏源耗尽区越来越靠近，引起漏到源的电场穿通，使源端势垒降低，从源区注入沟道电子增加，导致Ids增加，称为DIBL效应。,第三章MOSFET直流（DC）模型,1、DC漏电流(Ids)的推导,几个假设：1）渐变沟道近似，三维泊松方程可简化为一维泊松方程.2）只考虑单一载流子输运产生的漏电流.3）忽略沟道内载流子的产生与复合.4）电流只沿平行沟道方向（y方向），沟道任意一点处的电流可表示为,沟道任意一点处的电势Vcb(y)可表示为,所以,5）沟道内载流子的迁移率为常数.,令可动电荷Qi为,所以,积分可得,Pao-Sah模型,思路：通过求解泊松方程得到垂直沟道方向（x方向）电场，利用电荷守恒原理及高斯定理求解表面势，将可动电荷积分式对位置积分变换为对电势积分，并利用载流子浓度表示式求解Qi。,特点：精确求解、各工作区连续、只能数值求解、不适合电路模拟。,求出关于 的隐函数方程。,薄层电荷模型,假设：(1) 反型层厚度为零(几个nm)，反型层上没有压降； (2) 耗尽层中没可动电荷。,根据耗尽层近似：,增强器件的分段漏电流模型,当晶体管工作于强反型状态(VgsVth)时，漏电流中扩散电流可忽略，只考虑漂移电流。,强反型时,所以,1. MOSFET的线性区,将上式 代入,得：,假定沿沟道方向Qb是固定的(与Vds无关)，则有：,所以：,即：,代入,得到：,Vds0.1V,沟道电阻：,2. MOSFET的饱和区,夹断电压：,夹断后的漏电流：,( , ),( , ),3. MOSFET的沟道长度调制效应,考虑沟道被夹断后沟道长度随Vds变化，此时漏电流可表示：,(泰勒展开一级近似),ld可由经验公式:,所以,确定沟道长度调制因子的方法,MOSFET分段一级近似模型：,0,截止区,线性区,饱和区,方程基于以下假设而建立:,缓变沟道近似； 只考虑单一载流子贡献； 忽略复合和产生； 只考虑沿沟道方向电流； 载流子迁移率不变； 只考虑漂移电流，忽略扩散电流； 沿沟道方向任一点体电荷Qb不变。,体电荷模型,考虑实际情况，当Vds不为0时，从源到漏耗尽层宽度逐渐增加，即耗尽层体电荷Qb与Vds有关.,由,得：,利用平方根近似简化Qb：,代入,亚阈值区模型,当栅电压小于阈值电压时，沟道处于弱反型状态，Ids并不为0，通常当时，称为亚阈值区，此时漏电流不以漂移电流占主导，而是以扩散电流为主.,特点：反型层中电荷Qi远小于耗尽层电荷Qb. 半导体表面电势沿沟道方向不变.,沟道中扩散电流：,弱反型：,源端：Vcb=Vsb; 漏端：Vcb=Vsb+Vds,代入上式可得到源、漏端反型层电荷，最后可推导出漏电流,亚阈值斜率S：亚阈值电流每变化一个数量级所要求栅压的变化量.,-标志开关特性的好坏，体现界面陷阱对器件性能影响程度.,耗尽型器件的漏电流模型,Qm=-Qim+Qjn+Qsc,沟道内可动电荷Qm:,表面积累,表面耗尽,表面反型,忽略扩散电流，漏电流为：,代入Qm，得,Fs根据以下五种状态分别求解：（1）整个表面反型；（2）源端反型、漏端耗尽（3）整个表面耗尽；（4）源端积累、漏端耗尽（5）整个表面积累。,MOSFET中迁移率问题, 体迁移率与有效场效应迁移率的差别,体迁移率:与离化杂质散射和晶格散射相关.,有效场效应迁移率：与界面电荷、表面粗糙度、晶格及离化杂质原子散射相关., 栅压引起迁移率退化机理: 当Vg引起垂直沟道方向的电场高于某一临界电场时，载流子强烈地推向界面附近，表面散射增加，迁移率减小。,受界面状况的影响器件参数的影响,对于TFT器件还存在体缺陷的影响？！, 漏压引起迁移率退化机理: 当平行沟道方向的横向电场增加到一定值时导致载流子速度饱和，当电场继续增加，速度不变，迁移率减小。,同时考虑纵向电场和横向电场时，迁移率表示式：,MOSFET中热载流子效应模型,当器件尺寸等比例缩小，而电源电压不变时，横向电场和纵向电场增大，这时沟道中热（高能）载流子会引起栅介质与半导体之间界面损伤或产生氧化物缺陷，从而影响器件的可靠性，导致晶体管的驱动电流降低，甚至电路失效。, 栅电流模型（沟道热电子注入栅氧化层的幸运电子模型）, 须满足条件：(1) 沟道中热电子具有足够的动能.(2) 热电子须经历一次弹性碰撞，水平动量变成垂直动量.(3) 热电子在到达界面前不能有任何非弹性碰撞.,氧化层中的电场：,栅电流：,：改变方向散射的平均自由程,：最大沟道电场,：越过Si/SiO2的势垒,：热电子散射的平均自由程,1）对于N沟MOSFET，栅电流一般为热电子注入引起,栅电流的峰值位于VgsVds处；Vgs一定时，VgsVds,Ig随Vds增大而增大； VgsVds时，工作线性区，Ig减小.,栅电流相关结论：,2）当tox足够小时，栅电流也可由热空穴注入栅氧化层而形成.(空穴来源热电子碰撞离化形成并被沟道电场加速）.,3）对于P沟MOSFET，栅电流峰值发生在低Vgs处，Igs由雪崩热电子（由空穴碰撞离化产生），而不是沟道热空穴形成.当|Vgs|较高时，Ig由热空穴形成.,4）P沟MOSFET的Ig高于N沟MOSFET的Ig（约两个数量级）,因VgsVds,在p沟MOSFET中Eox有利于电子注入。,MOSFET的退化机制, 退化现象：MOSFET在连续的工作电压作用后，器件特性(Vth、Ids、gm、S等）发生变化的现象., 原因：沟道（特别是漏端附近）,强电场引起的热载流子效应造成栅介质层损伤（栅介质层中形成电荷陷阱）和半导体/栅介质层之间界面损伤（生成界面电荷）., 热载流子效应机制：（1）沟道热电子：沟道内电子加速获得足够能量注入栅介质层.（2）漏雪崩热载流子:漏端强电场下的雪崩倍增效应,产生热电子和热空穴. (发生条件： VdsVgsVth）,（3）衬底热电子：耗尽层中产生的电子或衬底中性区扩散过来的电子在向Si/SiO2界面漂移过程中从表面耗尽层的高电场中获得能量后超过势垒. (发生条件：Vds=0,Vgs0, Vbs较大）（4）二次产生的热电子：漏端附近的雪崩过程形成衬底空穴电流，该空穴电流又通过离化产生二次电子-空穴对，在薄栅介质和背栅电压较大时注入栅介质层., n沟MOSFET退化现象比p沟MOSFET严重.理由:（1）Si/SiO2界面处空穴的势垒高于电子. （2）空穴引起的电子-空穴对产生率较低.,MOSFET退化特性的表征, 实验方案：（TFT器件而言）（1）栅应力：加一定的栅电压（或）， Vds=0 V. （2）漏应力：加一定的漏电压，栅极悬空. （3）同时加Vgs和Vds，相对大小可变化. （4）脉冲应力., 实验样品：不同的栅介质种类和厚度、不同的沟道长度的样品., 测试方法：（1）I-V（Ids-Vds、Ids-Vgs、Ig-Vgs及其迟滞曲线）；（2）C-V（高低C-V、准静态C-V、C-V迟滞）;（3）噪声特性.,第四章 OFET的工作原理及模型,积累模式线性状态：,假设：(1) 场效应迁移率为常数； (2) 源、漏极为欧姆接触。,对于p型半导体，表面电场：,沟道区x位置的单位面积的诱导电荷：,工作原理：,考虑有机半导体薄层体电导，则沟道区的电流电压关系,得到：,式中,耗尽模式：,对于p沟OFET，当栅极加上正向电压时，在有机半导体与绝缘层界面半导体一侧将形成耗尽层，耗尽层宽度可表示成：,漏极电流 :,在半导体薄膜厚度小于绝缘层厚度时( )，线性区和饱和区漏电流分别为:,线性区：,饱和区：,夹断电压：,积累模式饱和状态,当 时，漏极一边的积累层将变成耗尽层。,在 和掺杂浓度等于载流子浓度时，上式简化为,当自由载流子浓度等于掺杂浓度的情况下，有：,若考虑源、漏极的串联电阻，线性区漏极电流为：,设(Rs=Rd),如果 为欧姆电阻，不依赖于 、 、 而变化，则从测量数据得出的 关系曲线中利用上式中可计算出本征迁移率、阈值电压和串联电阻。 上式可变换拟合成：,式中,基于单一陷阱能级的直流(DC)模型,为简单起见，只考虑陷阱态具有单一浅能级分布，并位于多数载子输运带附近，对于p型半导体，该能级位于费米能级与价带之间,(对于n型半导体，该能级则位于费米能级与导带之间.)当加负栅压时，形成如图能带弯曲。,沟道内垂直表面方向的电场：,空间电荷区表面电荷密度：,-G. Horowitz, J. A. P.,1991, 70(1): 469-475.,同理，沟道内自由电荷密度和陷阱电荷密度可分别表示为：,由高斯定理，可得,由栅电压诱导沟道表面总的单位面积电荷Qtot也可表示为,式中,总诱导电荷包括可动电荷和陷阱电荷，即,（半导体表面Vg,x=Vg),-式中Qs、 对应自由电荷(或陷阱电荷 ),由陷阱态分布假设，自由电荷和陷阱电荷密度分别可表示为,-自由电荷和陷阱电荷密度依赖于能带弯曲.,-V为界面处聚合物半导体表面电势.,代入,积分可得,将Fx代入,可得：,找到V与 间的关系,将Fx和pf的表达式代入,可得,不同的陷阱态密度下沟道表面自由电荷密度与总的栅诱导电荷密度之比随栅电压的变化关系(,=0.2 eV),对于不同陷阱能级下沟道表面自由电荷密度与总的栅诱导电荷密度之比随栅电压的变化关系(Nt=1019 cm-3),由渐进沟道近似，器件的漏电流可表示为,又因为,所以：,陷阱电荷密度( )和自由电荷密度( )与表面能带弯曲的关系,(1) 第一区 ，对应陷阱能级全部被载流子填充时表面电势。由于费米能级EF高于价带能级EV和陷阱能级Et，自由载流子和陷阱载流子分布可近似为玻尔兹曼分布.,，,代入,- 并不依然于栅电压Vg,(2)第二区,，在V2处，有,，即有,(3) 第三区 当半导体表面能带弯曲大于V2后，自由载流子密度高于被陷阱的载流子密度度，总的载流子浓度近似为,当栅压足够大时，饱和电流由第二项决定，即：,式中,第五章 MOSFET参数提取,Parameters Extraction Strategy :The group device extraction strategy .Requires measured data from devices with different geometries. All devices are measured under the same bias conditions. The resulting fit might not be absolutely perfect for any single device but will be better for the group of devices under consideration. A local optimization .Parameters are extracted from device bias conditions which correspond to dominant physical mechanisms. With respect to a given parameters physical meaning.,General Requirement.One large-sized device (eg. W = 20 m, L = 20m ) .One sets of different channel lengths devices with a fixed large width . DC measurement conditions.Ids vs. Vgs (Vds is small value as possible), obtain linear regime measured data. Ids vs. Vds with different Vgs, obtain linear, saturation regime measured data. Ids vs. Vgs with different Vds, obtain subtheshold and leakage regime data.,Parameter extraction requirements,Threshold Voltage Extraction,Linear extrapolation method - operation in linear regime (Vds is small as possible) - method: the maximum slope point from the Ids-Vgs curve.,Square extrapolation method - operation in saturation regime (Vds needs enough large),跨导增量法 方法：低漏电压时跨导微分最大点所对应的栅电压。 特点：不受串联电阻和迁移率下降因子影响。,分离C-V法 方法：将器件连接成栅控二极管，测量准静态或高频C-V 特性时同时测量栅和体电流，两个电流相等时对应 的栅电压。,Mobility parameter,and moderate VGS.,Linear region:,where,Experiment data for Large W & L device :,and large VGS.,Slope of,If at very high gate voltage, can be calcaulated from the slope of Rm vs. Ldrawn.,Experiment data for Large W & L device :,Serial resistance extraction,Requirement.One set of devices (Large and Fixed W & different L).Experiment data:Target Parameter: RT, L.Assuming that RT is gate-voltage-independent, and forced the device operates at well above threshold region. By plotting Rm vs. Ldrawn for several VGS, the lines will intersect at one point from which RT and L are derived.,(1),(2),(3),Saturation voltage,Two linear pieces, one describes the linear region at small drain-source voltages, drain current is approximately (1); the other approximately describes the characteristic in the deep saturation which yields (2).,The linear pieces intersect at (Vds, Ids),So these two linear pieces intersect at (Isat, Vdsate).,Vdsate,(1),(2),