集成电路原理第四章课件.ppt

D漏极Drain G栅极GateS源极SourceB衬底Bulk,假设VG=0V时，栅氧化层中无电荷存在，则可通过对不同VG下器件能带分布的情况分析器件的工作原理。,图4-1 NMOS结构示意图,压控四端有源器件,图4-2 不同VG下NMOSFET能带分布,4.1.2 MOS器件的阈值电压Vth 阈值电压使MOS器件沟道区进入强反型（s=2FB）所需的栅电压。,（4-1）,M-S系统,Si-SiO2系统,Si衬底,耗尽区电离电荷,式中 MS栅与衬底的接触电位差VBS衬底与源之间的衬偏电压S衬底表面势FB硅衬底的体费米势QSS硅与SiO2界面的单位面积电荷量(C/cm2)QB0零衬偏时SiO2下面耗尽层单位面积的电荷量(C/cm2)Qi调沟离子注入时引入的单位面积电荷量 (C/cm2)Cox单位面积的栅电容VFB平带电压 体效应因子（衬底偏置效应因子）,C/cm2,(“+”PMOS；“”NMOS),（C/cm2） NSS=10101011 cm-2,F/cm2,nI=1.51010cm-3 （测量值） MS=体材料的接触电势 栅材料的接触电势 （注：在此，接触电势为相对于本征Si而言）,Si=11.90=8.85410-14F/cm,例4-1已知：n+ Poly-Si栅NMOS晶体管，栅氧厚度Tox=0.1m，NA=31015cm-3，ND=1020cm-3，氧化层和硅界面处单位面积的正离子电荷为1010cm-2，衬偏VBS=0V。求：Vth，解： NMOS衬底费米势：,n+ Poly-Si栅接触电势：Poly-Si=0.56（V）得：,单位面积氧化层电容：,耗尽层固定电荷：,Si-SiO2界面电荷密度：,则：,体效应因子：,4.1.3 MOSFET的简单大信号模型参数 （1）非饱和区（vGSVth，vDS（vGS-Vth） 详细推导见晶体管原理，在此列出表达式：,（4-2）,Sah方程，由C.T.Sah提出。见“Characteristics of MOSFET”，IEEE Trans. ED，Vol.ED-11，PP324-345，July，1964。, Si衬底沟道区表面迁移率,（适用于3-5mP阱CMOS工艺的SPICE MOS2模型参数）,W 有效沟道宽度（栅长）L 有效沟道长度（栅宽）k=COX (A/V2) 称为导电系数=(COXW)/L (A/V2) 称为跨导参数,（2） 饱和区（vGSVth，vDS（vGS-Vth）,（4-3）,式中为沟道长度调制因子 （V-1）,5m硅栅P栅CMOS工艺典型值：,例4-2已知：n+ Poly-Si栅NMOS晶体管宽长比W/L=100m/10 m，漏、栅、源、衬底电位分别为5V，3V，0V，0V。n=580cm2/Vs，其他参数与例4-1相同。求： 漏电流iDS。 若漏栅源衬底电位分别为2V，3V，0V，0V，则IDS=？,解： 由已知得： vGS=3V，vDS=5V，vBS=0V 而由例4-1得Vth=0.439V vDS=5V(vGS-Vth)=3-0.439=2.561(V) 器件工作在饱和区，则：,（若不考虑沟道长度调制，IDS=0.629mA）, 若vGS=3V，vDS=2V，vBS=0V，则 vDS=2V(vGS-Vth)=3-0.439=2.561V 器件工作在非饱和区：,4.1.4 MOSFET小信号参数（1）跨导gm 表示交流小信号时vGS对ids的控制能力（vDS恒定） 饱和区：,（4-4）,非饱和区：（线性区）,（4-5）,（2）沟道电导gds 表示交流小信号时，vDS对ids的控制能力（vGS恒定）。 饱和区：,（4-6）,=0，则？,非饱和区：（线性区）,（4-7）,(3) 品质因数0 表示开关速度正比于栅压高出阈值电压的程度，可作为频率响应的指标。,（4-8）,其中：,（载流子从SD的渡越时间）, 高速电路需gm尽可能大。 vGS，或Vth 0，有利于电路速度提高。但另一方面：,vGS vDS，电路功耗增大。 Vth 逻辑摆幅，电路抗干扰能力下降。,应折中考虑。 100晶向的n型反型层（P型衬底）表面电子迁移率大于111晶向的迁移率，大约为111晶向P型反型层中空穴迁移率的3倍。所以，高速nmos电路多选择100晶向P型衬底。,4.5 MOS器件分类与比较(1) MOS器件分类,MOSFET,图4-3 各类MOSFET符号与特性比较,图4-3 各类MOSFET符号与特性比较,图4-3 各类MOSFET符号与特性比较,图4-3 各类MOSFET符号与特性比较,(2) Vth的比较,Vth= MS +2FB ,Al栅： E-NMOS 0 + + D-NMOS 0 + + E-PMOS 0 D-PMOS 0 N+硅栅：E-NMOS 0 + + D-NMOS 0 + + E-PMOS 0 D-PMOS 0 ,+,+,P+硅栅：E-NMOS 0 + + + D-NMOS 0 + + + E-PMOS 0 + D-PMOS 0 + ,+,在集成电路工艺中，通常需要对阈值电压进行调整，使之满足电路设计的要求，此工序称为“调沟”。即向沟道区进行离子注入（Ion Implantation）,以改变沟道区表面附近载流子浓度，与此相关的项用 表示。一般调沟用浅注入，注入能量在6080KeV左右；若异型注入剂量、能量较大，则可注入到体内，形成埋沟MOS（Buried-Channel MOS）。,4.1.6 MOS器件与双极型晶体管BJT的特性比较 MOSFETMetal Oxide Semiconductor Field Effect Transistor BJTBipolar Junction Transistor,图4-4 双极与MOS器件输出特性曲线,4.2 NMOS逻辑IC,4.2.1 静态MOS反相器分类,图4-5 各类静态MOS反相器, 静态MOS电路的特点（1）可在直流电压下工作。（2）当完成一个逻辑过程后，只要条件不变，其最终结果可长 时间以一种稳定状态保持下来。（3）电路的线路形式可与同功能的双极型电路类似。,4.2.2 NMOS反相器 (1) 电阻负载,反相器静态特性通常用电压传输特性（V0Vi）来描述。可由负载的伏安特性、输入管特性及电源电压三要素导出。 由负载特性：,（4-9）,图4-6 电阻负载反相器,则，其负载线方程：,（4-10）,可得：,（4-11）,图4-7 负载线方程曲线 图4-8 传输特性曲线,由传输特性曲线（图4-8）可见： （1）VOH=VDD（2）RL，VOL（3）RL，过渡区变窄要使反相器性能，须有大阻值RL。,(2) 饱和负载反相器（E/E） 由图4-9所示，对于负载管TL：,TL始终处于饱和区，因此称为饱和负载反相器。,1）静态特性： 包括输出特性、传输特性和直流噪声容限。 输出特性 反相器的输出特性考虑两个状态：开态（导通态： Ion、Von）和关态（截止态：Ioff、Voff）。,图4-9 E/E NMOS反相器,开态时，负载管TL：,（4-12）,而：,即：,（4-13）,可见，要使VOL，须有gmLgmI，即：(W/L)L(W/L)I。 其中,（4-14）,而输入管跨导：,（4-15）,关态时，截止电压Voff即输出高电平。忽略Ioff，有：,（4-16）,则，与式4-13联立，得：,或,（4-17）,由以上分析可知，反相器导通时，TL、TI都导通，输出低电平VOL，并由两管得跨导之比决定 有比电路。,区分有比电路和无比电路的一个简单方法： 如输出低电平时输入管和负载管都导通，为有比电路，反之则为无比电路。,传输特性 根据如前所述方法由电源电压、负载管伏安特性和输入管特性可确定 E/E NMOS反相器传输特性曲线如图 4-9示。,图4-9 E/E反相器传输特性曲线,定义：,（4-18）,则,（4-19）, R，VOL，过渡区。, 直流噪声容限（或指定噪容）要使反相器抗干扰能力强，就须：其逻辑摆幅大VOH，VOL高VDD和I/L1。高增益过渡区，电压放大系数KV输入管跨导gmI。,图4-10 直流噪声容限,其中：VIL、VIH分别为输入低电平上限和输入高电平的下限。VNML、VNMH则为低电平噪容和高电平噪容。,2）瞬态特性假设： 不考虑MOS管本身的存贮时间和渡越时间; 电路输出端的全部电容等效为负载电容; 输入波形为理想方波.,（4-20）,可见，负载电容CL，tf。即电容存贮的电荷量减小，对于相同的泄放电流所需的放电时间就变短。,当VOH/VOL=1520，计算下降时间tf的简化公式为,而上升（充电）时间近似计算公式：,（4-21）,从上式可以看出，负载电容CL或L都可使tr。,上升时间tr与下降时间tf之间的比较：,图4-11 考虑了延迟的输出波形,应注意的是，在上升过程中： VO升高，TL衬底偏置效应，VthL，当VOVOH=VDD-VthL，TL处于临界导通状态，导通电阻很大，导电电流很小，上升过程变缓，充电时间曲线拖着一个“长尾”。,改进措施：采用非饱和负载、自举负载。,3）速度功耗乘积 静态功耗反相器不接负载处于导通状态时的功耗。,（4-22）,平均直流静态功耗：,（4-23）, 瞬态附加功耗Pt反相器做开关器件使用时，在高低电平转换期间对负载电容CL充、放电所消耗的功率。,（4-24）,其中，f为开关频率，,（一般trtf）。,而要使MOS电路工作速度，应有tr，即对负载电容充电的电流，则,可以看出，降低功耗与提高速度是矛盾的。因此需要有一个新的指标来综合衡量电路性能集成电路优值（延时功耗积）,得延时功耗乘积：,（4-25）,定义平均延迟时间：,充分导通当反相器输出高电平时，虽然VthL随着VO而增大，但VGG较大VGSL较大，即使输出VOH=VDD时仍能保证VGSLVthL，即TL充分导通，从而饱和负载E/E NMOS反相器上升沿“长尾”现象得到改善。,当反相器截止（输出高电平）时，TL处于充分导通状态，充电电流，tr，有利于提高速度。但需双电源，且功耗大，综合而言，其电路优值改进不大。,（3） 非饱和负载反相器,（4） 自举负载反相器,图4-12 自举负载反相器,自举（Bootstrapping）过程预充电管T3使T2的VG2(VDD-VT3)，在 VO上升过程中，通过电容Cb的正反馈作用，电荷增量在CS、Cb上形成电荷分配，产生电压增量V，使T2的栅电压随VO的升高而升高“自举”,由于Cb的反馈作用而在T2栅极产生一迭加的增量电压：,（4-26）,在电路设计时，需要设置适当的， 即调整CS、Cb的比例，使增量电压V 足够大，以确保T2进入非饱和态，即：,（4-27）,即,（4-28）,则,（4-29）,（称为自举率）,在此，集成工艺中一般NMOS器件阈值电压相同，即VT2=VT3=VT，当V=VO=2VT时，就有VG2=VDD-VT+2VT=VDD+VT，此时达到饱和/非饱和临界状态。VO继续增大，VG2电位随着升高，T2管进入非饱和区，同时可使瞬态VOH=VDD，且提高了工作速度。,但应注意： 该电路的静态VOH=VDD-2VT。因此，提出了两种改进型的自举负载结构，如图4-13所示。,其中T4为提拉管，使VOH=VDD-VT4，R为上拉电阻使VOH=VDD。,图4-13 两种改进型自举负载反相器,？,（5）E/D NMOS反相器,图4-14 E/D 反相器剖视图,负载管TL为耗尽型NMOS，VGSL=0VTD，始终导通，且在大部分时间内工作在饱和区，保持恒流特性，与E/E NMOS反相器相比，有更长的时间以较大的电流充电，tr；随着VO的升高，VTD因衬偏效应而降低，充电电流有所下降，总的看来，其性能优于E/E反相器。,该结构的主要特点：（1）VOhmax=VDD，可在低电源电压下工作。（2）直流特性强烈依赖于VTD，由ID饱和=IE非饱可得：,（4-30）,VTD，VOL，不需调W/L，可使芯片面积减小。（3）负载管具有恒流源特性，工作速度较快。,图4-15 不同负载形式的充放电能力比较,（6） 小结有比电路的弱点： 直流功耗较大（Vi=“1”，两管同时导通） 两元件相互依赖（为保证VOL足够低，R大） 输出波形得上升沿和下降沿极不对称（充放电能力不同）,因此，发展了CMOS互补(Complementary)反相器。,（1）P阱CMOS反相器,图4-16 P阱CMOS反相器剖面图, 由PMOS工艺发展而来，并与之兼容。 n-Sub掺杂浓度较低，而P阱浓度较高（一般高12量级）， 使VTP，较易实现VTN=VTP，无需离子注入调沟。 nmos做在阱内，迁移率较低，有利于与pmos性能相匹配。,4.3 CMOS反相器,（2）N阱CMOS反相器,图4-17 N阱CMOS反相器剖面图,与E/D NMOS工艺相兼容，便于制作与TTL逻辑的电源系统兼容的NMOS-CMOS混合电路。 nmos做在轻掺杂的P-Sub上，确保NMOS的高迁移率、低Cj和低 ,以保证NMOS的性能最优化，尤其适用于C2MOS，多米诺电路等采用NMOS器件较多的动态电路。 N阱中衬底电流为电子电流，n较高，寄生电阻较小，衬底电流易于泄放，寄生衬底电压较低。,4.3.1 CMOS逻辑电路的特点 1）静态功耗极低（WnW）。 2）工作电源电压范围宽（318V）。 3）抗干扰能力强，其直流噪声容限一般可达到3040%VDD。4）逻辑摆幅大（VssVDD）。 5）输入阻抗高（1081010）。 6）扇出能力强。（扇出因子N0可达50，但随着所带电路数目 的增多，工作速度有所下降）。 7）温度稳定性好。,CMOS逻辑 TTL逻辑塑料封装 -40+85 0+70陶瓷金属封装 -55+125 -55+125实际 -70+150注意：MOS器件的亚阈区和饱和区的温度特性有所不同。,8）抗辐射能力强。9）成本低。 10）动态功耗与工作频率密切相关（P动=CLfVDD2）。4.3.2 CMOS反相器特性分析 （1） CMOS反相器工作原理 结合如前所示的CMOS反相器电路结构和剖面示意图，分析其工作过程如下：Vi=“0”时：VGSn=0，VGSp=-VDD p管导通，n管截止 VO=“1”=VDD,Vi=“1”时：VGSn=Vi，VGSp=0 n管导通，p管截止 VO=“0”（=0V）即：VOH-VOL=VDD 最大逻辑摆幅，且输出摆幅与p、n 管 W/L无关 （无比电路） 。（2）CMOS反相器直流特性 1）直流传输特性,传输特性工作区： 负载管（P） 输入管（N）I： 非饱和 截止II： 非饱和 饱和III：饱和 饱和IV：饱和 非饱和V： 截止 非饱和,图4-18 传输特性与工作区划分,由反相器电路结构得反相器p、n管各偏置电压关系：,（4-31）,（4-32）,则,其中：,（4-33）,注意“负号”,特性分析：I区； n管截止， VOH=VDDII区：Ip非+In饱=0，则参照式4-32，有：,（4-34）,III区：Ip饱+In饱=0，此时反相器电流达到最大值，VO随Vi变化剧烈，称为高增益区或过渡区，有：,（4-35）,其中，V*转换电平，若VTn=VTp，且Kp=KnV*=VDD/2。IV区：Ip饱+In非=0，由式4-32得：,（4-36）,V区：p管截止，VOL=0。实际上，p或n管截止时，反相器仍有微弱静态漏电流通过，主要由电路中pn 结漏电或表面漏电引起VOL0，VOHVDD。,2）直流噪声容限直流噪声容限表征主要有两种：指定噪容和最大噪容。 指定噪容 多用于实际生产对TTL电路的评价，即 高电平噪容：VNMH=VOH-VIH (VIH 输入高电平下限 ) 低电平噪容：VNML=VIL-VOL (VIL 输入低电平上限) 高电平噪容表征被驱动级输入高电平时的抗干扰能力，如：若驱动级输出VOH时，出现负向脉冲V，当 V VOH-VIH，仍可使被驱动级确认为输入高电平； V VOH-VIH，此时实际加在被驱动级输入端电平不足以使输入管开启导通，不会被认为输入的是高电平误操作。,同理可理解低电平噪容的含义。 最大噪容以直流传输特性曲线与Vi=VO的直线交点所对应的输入电压分别与电源VDD和零电平之差作为高低电平的噪容。MOS电路为设计方便起见，多采用此指标表示抗干扰能力。对于CMOS，该交点即转换电压V*，则,（4-37）,图4-19 最大噪声容限示意图,由式4-35，将V*归一化，得,（4-38）,式中,欲获得良好的噪容特性，有： VNMHM=VNMLM,只须,或,同时可知：,当0=1，p=n即可满足。,（4-39）,由以上分析可知，判断一个反相器传输特性优劣的标准： 逻辑摆幅要大。（对于CMOS，应控制泄漏电流） 转换区特性曲线要陡。（放大系数，gmI） 噪容要大。（V*=VDD/2）,（3）瞬态特性假设：输入为阶跃信号。忽略MOS器件本身的响应时间。全部寄生电容用CL等效。则，反相器的开关延迟时间定义如图4-20示。,图4-20 开关时间的定义,1) 下降时间tf VO由0.9VDD通过导通的输入管放电逐渐下降到0.1VDD所需的时间。 由tr、tf表达式可以看出，两式完全对称：,（4-40）,（4-41）,当VTn=VTp，Kp=Kn时，tr=tf，即输出波形完全对称，实际上此时充放电电流相等。,tr、tf的简化公式： 上升时间tr（假定对CL充电的整个过程，P管处于 饱和状态），对CL的充电：,（4-42）,（4-43）,令Vout=VDD时所需时间为上升时间tr，则,（4-44）,若取VTp=0.2VDD，则,（4-45）,同理，可得下降时间tf (取VTn=0.2VDD),（4-46）,2）对延迟时间TD CMOS多级级联电路中，取经两级反相后的非阶跃输入信号与输出信号相对波形50%幅度点的时间间隔来表示延迟时间（图4-21）。因此又称“对延迟时间”TD。,图4-21 对延迟时间的定义示意,TD的近似表达式：（当n+p1，00.2时）,（4-47）,其中,可见要使TD，TDr，TDf，且TDr = TDf ，即：,（4-48）,（4-49）,对式4-48两边同乘以VDD2,有：,（4-50）,（4-51）,即： In(MAX)=Ip(MAX),（4-52）,可见，要使TDr，TDf，相等，应使充放电电流最大值相等。,从以上分析知，由于传输延迟时间TD的存在，信号在多级级联过程中经多级反相器的延迟，可能造成逻辑功能混乱。因此对级联级数有限制：,（4-53）,允许级数,（T为阶跃信号周期，n级间延迟数）,（4）功耗（Power Dissipation）特性,1）静态功耗 静态功耗=导通功耗+截止功耗 理想情况，CMOS反相器静态功耗为零。实际上有静态功耗存在：, p、n结漏电, 表面漏电,2) 动态（Dynamic）功耗,充放电电流引起的瞬态(Transient)功耗：,（4-54）,可见，CL、f、VDD PT，与器件参量无关。当工作频率较高（几MHz）时，PT将十分显著。,由前面的直流特性分析可知，阶跃信号输入条件下不存在p、n管同时导通，动态功耗只取决于瞬态功耗PT。,图4-22 输入为非阶跃信号时的交变动态功耗,但若输入为非阶跃信号，如图4-22所示，在开关过程中，有一段p管、n管同时导通的状态产生暂态附加功耗或交变（Alternation）功耗 PA,（4-55）,其中，I为暂态附加电流。CMOS反相器总功耗包括三部分：,（4-56）,其中以动态功耗为主，因此要降低功耗，关键要使VDD。可采用LV/LP技术，通过改进电路拓扑，设计新型器件结构，选用先进工艺等技术以达到降低功耗的目的。,4.3 CMOS传输门 4.3.1 NMOS传送晶体管 1、工作原理,如图4-23示，输入信号Vi通过一栅极受VG控制的NMOS M1送到反相器输入端，其中M1称为信号传送器，此结构多用于动态存储电路中。,图4-23 NMOS传送晶体管,其工作过程如下：VG=“0” M1截止，Vi不能传送，Va端维持原态。,VG=“1” 设VGH=VDD ，则：(1) Vi=“0” Vi 端为S端，VGS=VDD，M1 导通，Va=Vi=“0”。 (2) Vi=“1”(VDD) 若Va=“0”（0V），则此时，Vi端为D，Va为S端，有VGS=VDD，VDS=VDD，M1导通，Va电位升高至(VDD-VTn)，信号传送范围受到限制。 若Va=“1”（VDD），则VGS=VDS=0，M1截止，但此时传送的信号Vi=“1”=VDD，而Va=VDD其逻辑效果与M1导通等效。,注意：不可将两个信号分别加在VG、Vi上以传送晶体管实现与门功能。（VG=“0”时，传送管截止，但不能保证Va初态为“0”）,2、传送晶体管的优缺点(1) 单管，占用芯片面积小。 (2) 三端器件，可尽可能减小电路的内部连线。 (3) 不需直流电源（时钟信号+输入信号） (4) 信号传送过程中，ron变化较大（VDS变化） (5) 不宜直接驱动CMOS门电路。,3、传送晶体管的串联,图4-24 多个传送晶体管的串联结构,通过把多个传送管串联起来控制输入信号的逻辑走向，如图4-24所示。与其他结构相比，占用芯片面积小，连线少，但应注意两个问题：,(1) 传输延迟,图4-25 传送管传输延迟等效电路,设：RD、S间等效电阻 C栅电容+D、S与衬底间的扩散电容得延迟时间常数=RC，则延迟时间：,tpdN2=N2RC (N为串联级数) （4-57）,通常串联数目不超过4个，否则应加缓冲器（反相器）。,图4-26 两种典型的NMOS缓冲器电路,图4-27 一种错误的级联方式,(2) 一种不恰当的级联方式,若连接方式如图4-27所示，则经N级级联之后：,4.3.2 CMOS传输门,CMOS传输门电路结构和符号表示如图4-28，时钟脉冲控制信号C的范围定为0VDD。,图4-28 CMOS传输门电路与表示,1、 CMOS传输门的工作过程 (1) 传输高电平（设V0初态为“0”） P管为漏负载级（VGSp=-VDD） N管为源跟随器（VGSn=VDSn）传输门导通电阻ron=rn rp，比传送晶体管导通电阻小。,图4-29 传输门传输高电平过程,下面对传输高电平时各工作区情况展开分析。I区：Vi-V0=VDDVDD-VTpN管：VGSn=VDSnVTn，处于饱和态。随着CL充电使V0端的电位升高，VGSn=VDSn，虽然在饱和态下，VDSn变化对导通电阻无影响，但VGSn也在变化，则此时：,（4-58）,P管：在Vi-V0VDD-VTp，即VDSp=-(Vi-V0) -VDD+VTp 之前，处于饱和态，VGSp=-VDD不变，有：,即：rp。,III区：VTnVi-V0VDD-VTp,N管：VDSn=VGSnVTn，以,的关系继续增大。,P管：此时，其偏置情况：,（4-59）,进入线性区，其导通电阻：,（4-60）, (Vi-V0)，rp。此时，传输门导通电阻ron=rn rp。II区：Vi-V0VTnN管：VGSn=VDSn=Vi-V0VTn ,处于截止状态， rn。,P管：按,继续减小。,(2) 传输低电平,图4-30 传输门传输低电平过程,N管为漏负载级（VGSn=VDD）， P管为源跟随器VGSp=VDSp。其分析过程与传输高电平时类似。,由（1）、（2）分析可见：欲使,要使ron线性度提高，则须保证n、p管匹配：VTn=VTp，gmn=gmp。 与单个的传送晶体管相比，CMOS传输门除了导通电阻大为改善，传输速度提高之外，还有一个突出的优点就是无高、低电平阈值损失。所谓阈值损失是指传输高电平时，是否能将Vi=VDD传到V0，或传输低电平时，最终能否使输出达到0V。,2、衬底偏置效应对传输门特性的影响,由上面的分析可以看出，在电平传输过程中，源跟随器的源极电位由于CL充放电随时变化，而衬底接固定电位，VBS0，有衬偏效应；漏负载级的源与衬底虽未连在一起，但电位相同，VBS=0，无衬偏效应。,若采用P阱工艺，NMOS衬底浓度与PMOS的高12数量级，衬偏效应更为明显。,图4-31 九管CMOS传输门,3、改进电路九管CMOS传输门,一种改进的CMOS传输门电路如图4-31所示。TG1的n3管VBS=0，无衬偏。E=“1”，TG1、TG2工作，当Vi=“1”，TG1、TG2同时开始传输高电平，其各自的输出端V0，V0状态相同，而V0与TG1的n1管衬底相接，即VBn1=VSn3=VSn1，可等效视为n1的VBS1=0，n1管无衬偏效应。,4.5 静态CMOS逻辑门电路 4.5.1 CMOS基本门电路 1. 基本的CMOS与非门、或非门,图4-32 CMOS与非门和或非门,注意：串联方式工作时，相当于沟道长度增长，MOS管有效宽长比减小。为使p、n管匹配，需增大串联管的W/L比输入端一般不超过4个。 并联方式工作时，等效为沟道宽度增大，有效宽长比增加。有衬底偏置效应存在。,转换电平V*向VDD移动 VNMHM。,设K为单个最小尺寸MOS管的K值对于与非门,（n2）,转换电平V*为,对于或非门,（n2）,转换电平V*向VSS移动 VNMLM。 基本CMOS门电路噪容仅能保证在20%VDD。,2. 带缓冲级的CMOS门电路 由基本线路构成的CMOS门电路存在噪容低，输出波形不对称的缺点，通常以加缓冲器来解决： 输入端加反相器。 输出端加反相器。 输入、输出端均加反相器。 加缓冲器要遵循保持原门电路逻辑功能不变的原则。,缓冲级给门电路带来的性能上的改善： 门电路驱动能力取决于反相器特性，与各输入端所处逻辑 状态无关。 转移特性得到改善，转换区域变窄，噪容提高。 输出电平由“0”“1”，和“1”“0”跳变时间近似相等，波形 趋于对称。 但另一方面，加入缓冲级，使 Vi V0传送过程中经过了3、4级延迟，使延迟时间，因此多用于高噪声干扰低速系统。,1. 动态CMOS移位寄存器,图4-35 1/2位延时电路,CL传输门漏寄生电容与反相器 输入电容（栅电容）之和。,4.6 动态和准静态CMOS电路 4.6.1动态CMOS电路 由传输门和门电路构成，传输门与单沟道传送晶体管相比具有传输速度高(ron)，逻辑电平无阈值电压损失的优点动态CMOS电路优于单沟道NMOS动态电路。,（1）栅电容的存储效应；一般CgsPF，Rgs1010，而Cgs存储的电荷泄放只能通过Rgs实现，则放电时间常数RgsCgs几ms可将电荷存储一段时间，使信号得以维持。Vi=“1” CP(1)上升沿 VCL“0”“1”；Vi=“0” VCL保持“1”，直至下一个脉冲上升沿到来VCL由“1”“0”。（2）若将两个1/2延时电路串联，并用2做后级脉冲，则1 称为读入脉冲，2读出脉冲。构成图4-36所示的动态CMOS移位寄存器。,注意：1，2为不交叠脉冲；存在时钟最高频率和最低频率。通常脉冲选择：单相脉冲：1=CP，2=,双相脉冲：1，2相位不同。 其信号的移位传输如图4-37所示。,图4-36 动态CMOS移位寄存器,图4-37 动态移位寄存器输出波形,（3）上示电路也可称之为动态CMOS D 触发器，即：,其中第一级为主触发器，第二级为从触发器，输入信号延迟一个节拍输出。,2、 准静态CMOS移位寄存器 利用了静态触发器交叉耦合直流存储+栅电容电荷暂存两种效应。如图4-38所示。,图4-38 准静态移位寄存器,4.7 CMOS变型电路 4.7.1 伪NMOS逻辑 n个输入端的与非门、或非门CMOS电路需2n个MOS管，而相应的nmos电路只需(n+1)个MOS管。因此，模仿NMOS电路的这一特点，对CMOS电路加以改进，将PMOS负载管栅接地VSS，即可得到类似于耗尽型NMOS的特性。应注意此电路属有比电路。,图4-39 伪NMOS逻辑,与实际的NMOS电路逻辑相比： 伪NMOS逻辑由于采用PMOS负载，其沟道薄层电阻RS=/t=Nq/t约为NMOS的23倍，导通电阻，功耗。 另一方面，由于PMOS的导通电阻，延迟时间。,4.7.2 钟控CMOS逻辑（C2MOS） 图4-40所示为C2MOS动态移位寄存器，或称为同步CMOS逻辑。由于每级只需驱动相同的移位寄存器，所有晶体管可采用最小尺寸。,图4-40 C2MOS动态移位寄存器,C2MOS工作原理：CP=“1”， 如Vi=“1”，输出节点放电，V0“0”；若Vi=“0”，输出节点充电，V0“1”。CP=“0”，输出节点保持原态。,C2MOS电路存在的问题： 动态电荷存储节点的负载电容问题。在标准动态移位寄存器中，反相器栅极节点与输出隔离。而C2MOS电路易受到附属到该级上负载电路的干扰，若下一级仍为相同的C2MOS级，则下一级的两个栅极电容可保证足够的动态电荷存储，否则应考虑加缓冲增加其负载能力。,标准的动态移位寄存器,C2MOS移位寄存器,4.7.3 预充电鉴别逻辑（P-E逻辑）,图4-41为P-E形式三输入与非门可见，该电路既保持了与NMOS逻辑相同的管数，又有CMOS电路低功耗的特点。,(1) 工作原理 预充电过程：=“0”，鉴别管Tn截止，上拉P管Tp导通，将输出预充电至VDD。鉴别过程：=“1”，Tn导通，Tp截止预充电停止，根据输入端的状态，输出相应的逻辑电平。,图4-41 预充电鉴别逻辑,(2) 与经典的静态CMOS逻辑相比，P-E逻辑的优缺点： 优点： 不需互补结构（每个输入端勿需P、N管搭配）。 无比电路，所有逻辑门可采用最小尺寸。 不存在下拉直流电流，逻辑部分可串联较多晶体管，输入 端扩展方便。作用在逻辑信号的负载较低，速度快。,缺点：逻辑输出易受所谓“电荷共享”现象影响，如逻辑部分内部放 电节点与输出节点相连，输出节点电荷将被已放电的内部节点共享，输出电压。输出信号有动态特性，存在最小时钟比，最大时钟比受电路特性制约。鉴别过程中，输入必须稳定，否则将导致输出节点误放电。如预充电期间需输出信号，这段时间的输出须先保存下来。 需加时钟信号。,(3) 解决方法： 限制时钟频率，仔细选择接到P-E逻辑的电路类型。, 注意： 基于同一个时钟信号的多级P-E逻辑不能进行级联，因为每一级逻辑的输出在预充电过程已升到逻辑电平，此时，一旦时钟信号达到高电平，此高电平输出将驱动下级电路输出放电，不能进行正常的逻辑运算。 通常采用多个时钟信号控制的级联，保证鉴别过程中的输入稳定。,图4-42 P-E逻辑的级联方式,4.7.4 多米诺（Domino）CMOS逻辑,图4-43 多米诺CMOS逻辑,多米诺逻辑是P-E逻辑的一种变型 多米诺逻辑是由一组动态CMOS单元和一个静态缓冲反相器构成，是一种准静态电路，具有动态和静态逻辑两者的优点，克服了动态CMOS逻辑对负载电容敏感的缺点。 =“0”，为预充电阶段，f点保持高电平，f=“0”。 =“1”，求值阶段，根据输入A、B、C状态，f有条件放电，再通过反相器输出正确的逻辑电平。,逻辑部分可采用最小尺寸，反相器尺寸按需要设计，与P-E逻辑相比，多米诺逻辑的突出优点是：静态缓冲器（反相器）可使输出高电平达到VDD。,2. 多米诺CMOS逻辑单元的级联,图4-44 多米诺逻辑的级联方式,(多米诺逻辑可直接实现多级级联 ),通过分析其工作过程，可得出其名称得由来： 预充电过程中，=“0”，每级多米诺单元输出都为低电平。在鉴别过程中，=“1”，若满足输入条件，第一级逻辑输出高电平，满足第二级的逻辑条件，其输出也为高电平，即在整个鉴别过程中，逻辑状态的传播能即刻通过整个级联电路，象多米诺骨牌一样，推倒一个，全部都倒。,3. Domino逻辑与伪 nmos、C2MOS、P-E逻辑的比较： 伪nmos为静态逻辑，其他3种为动态同步逻辑。 伪nmos所需器件数目： n+1 （n为输入端数目） C2MOS所需器件数目：4 P-E所需器件数目：n+2 Domino逻辑所需器件数目：n+4,谢谢！,