数电第四章ppt课件.ppt

4 组合逻辑电路,4.1 组合逻辑电路的分析,4.2 组合逻辑电路的设计,4.3 组合逻辑电路中的竞争冒险,4.4 若干典型的组合逻辑集成电路,4.5 组合可编程逻辑器件,教学基本要求,1. 熟练掌握组合逻辑电路的分析方法和设计方法。2. 掌握编码器、译码器、数据选择器、数值比较器和加法器的逻辑功能及其应用。3. 学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接。 4. 掌握可编程逻辑器件的表示方法,会用PLD实现组合逻辑电路。,组合逻辑电路的一般框图,Li = f (A1, A2 , , An ) (i=1, 2, , m),工作特征:组合逻辑电路工作特点:在任何时刻，电路的输出状态只取决于同一时刻的输入状态而与电路原来的状态无关。,序 关于组合逻辑电路,结构特征:1. 输出、输入之间没有反馈延迟通路2. 不含记忆单元,4.1 组合逻辑电路的分析,(1) 由逻辑图写出各输出端的逻辑表达式；(2) 化简和变换各逻辑表达式；(3) 列出真值表；(4) 根据真值表和逻辑表达式对逻辑电路进行分析，最后确定其逻辑功能。,分析的目的：是为了确定电路的的逻辑功能。,分析的目的：,分析的步骤：,例:已知逻辑电路如图所示，分析该电路的功能。,解：1.根据逻辑图，写出输出逻辑表达式,1,0,0,0,0,1,1,1,0,1,1,1,1,0,0,0,2. 列写真值表。,3. 确定逻辑功能：,电路具有为奇校验功能,解：1.根据逻辑图，写出输出逻辑表达式,4.1 组合逻辑电路的分析,例:一个双输入端、双输出端的组合逻辑电路如图所示，分析该电路的功能。,逻辑功能是一个半加器,解：,0 0,1 0,1 0,0 1,4.1 组合逻辑电路的分析,(1)根据逻辑功能要求，进行逻辑定义，列真值表；(2)由真值表写逻辑表达式；(3)化简、变换表达式;(4)画出逻辑电路图。,设计出满足一定逻辑要求的电路，力求电路简单，所用器件最少,设计的目的：,设计的步骤：,例:设计一个三人表决电路，该电路输入为A、B、C，输出是L。当输入有两个或两个以上同意时，表决通过。否则不能通过。用与非门设计该表决电路。,4.2 组合逻辑电路的设计,解：,1） 进行逻辑定义，据题意可列出真值表。,假设开关闭合表示同意（逻辑1表示），否则表示反对（逻辑0表示）；通过用L输出高电平（逻辑1表示），不通过L输出低电平（逻辑0表示）。,0,0,0,1,0,1,1,1,4.2 组合逻辑电路的设计,解：,1） 进行逻辑定义，据题意可列出真值表；,假设开关闭合表示同意（逻辑1表示），否则表示反对（逻辑0表示）；通过用L输出高电平（逻辑1表示），不通过L输出低电平（逻辑0表示）。,2） 由真值表写出逻辑表达式；,3） 化简(公式法、卡诺图法)，变换；,与门、或门,与非门,4.2 组合逻辑电路的设计,0,0,0,1,0,1,1,1,解：,1） 进行逻辑定义，据题意可列出真值表；,假设开关闭合表示同意（逻辑1表示），否则表示反对（逻辑0表示）；通过用L输出高电平（逻辑1表示），不通过L输出低电平（逻辑0表示）。,2） 由真值表写出逻辑表达式；,3） 化简(公式法、卡诺图法)，变换；,与门、或门,与非门,4.2 组合逻辑电路的设计,解：,例:试用2输入与非门和反相器设计一个三输入（I0、I1、I2）、三输出（L0、L1、L2）的信号排队电路 。它的功能是：当I0、I1、I2均为，则L0、L1、L2也均为;当输入I0为时，无论I1和I2为还是，输出L0=，L1=L2为0；当I0为且I1为，无论I2为还是，输出L1=, L1=L2为0；当I2为且另外两个均为时，输出L2=， L1=L00 。,1）据题意可列出真值表；,1,0,1,X,0,0,1,2）写出逻辑表达式；,3）逻辑变换；,4.2 组合逻辑电路的设计,例:试用2输入与非门和反相器设计一个三输入（I0、I1、I2）、三输出（L0、L1、L2）的信号排队电路 。它的功能是：当I0、I1、I2均为，则L0、L1、L2也均为;当输入I0为时，无论I1和I2为还是，输出L0=，L1=L2为0；当I0为且I1为，无论I2为还是，输出L1=, L2=L3为0；当I2为且另外两个均为时，输出L2=， L1=L30 。,4）画电路图,4.2 组合逻辑电路的设计,例:设计一可逆4位码变换器，在控制信号C=1时将8421码转换为格雷码；C=0时将格雷码转换为8421码。,解：1）列真值表,C=1;X是输入(8421码)；g为输出，输出格为雷码。C=0;X仍是输入(格雷码)，b为输出，输出为8421码。,4.2 组合逻辑电路的设计,2）写出表达式,1 1 1 1,1 1 1 1,0 0 0 0,0 0 0 0,4.2 组合逻辑电路的设计,（1）用异或门代替与门、或门使电路简洁；,（2）可利用某些输出作为另些输入的条件来简化电路；,注意：,2）写出表达式,3）画逻辑图,4.2 组合逻辑电路的设计,竞争:在组合电路中，信号经由不同的路径达到某一会合点的时间有先有后的现象；,冒险:因竞争而产生输出干扰脉冲的现象；表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺,4.3 组合逻辑电路中的竞争和冒险,信号从输入端经不同路经传到输出级时，因门的级数不同或门电路延迟时间的差异，可能会使逻辑电路产生错误输出，把这一现象称竞争冒险。,3.5.1 产生竞争冒险的原因,4.3 组合逻辑电路中的竞争和冒险,信号从输入端经不同路经传到输出级时，因门的级数不同或门电路延迟时间的差异，可能会使逻辑电路产生错误输出，把这一现象称竞争冒险。,结论：电路中存在由反相器产生的互补信号， 且在互补信号的状态发生变化时可能产生冒险现象。,代数法,如果逻辑函数总可以化成： ，即逻辑表达式中含有互补变量，该变量发生变化时则可能引起冒险现象。,卡诺图法,如函数卡诺图上有包围圈相切，且相切处又无其他圈包含，则可能有冒险发生。,4.3 组合逻辑电路中的竞争和冒险,竞争冒险现象的判断,利用冗余项消除互补变量,只要在卡诺图两圈相切处增加一个圈（冗余），就能消除竞争冒险现象。,4.3 组合逻辑电路中的竞争和冒险,竞争冒险现象的消除,在输出端加小电容C可以消除由于竞争冒险产生的毛刺。但输出波形的前后沿将变坏, 在对波形要求较严格时，应再加整形电路。,输出端并联电容吸收尖峰脉冲,4.3 组合逻辑电路中的竞争和冒险,竞争冒险现象的消除,4.4 若干典型的组合逻辑集成电路,4.4.1 编码器,4.4.2 译码器/数据分配器,4.4.3 数据选择器,4.4.4 数值比较器,4.4.5 算术运算电路,编码：把二进制代码按照一定的规律排列，赋予每个二进制码以特定含义的过程称为编码。,如：8421BCD码中用0101表示十进制数字5。,如：ASCII码中用100 0001表示字母A等。,编码器：具有编码功能的逻辑电路。能将每一组输入信息变换为相应二进制的代码输出。,4线-2线:将输入的4个状态分别编成4个2位二进制数码输出；,8线-3线:将输入的8个状态分别编成8个3位二进制数码输出；,BCD编码器:将10个输入分别编成10个4位8421BCD码输出。,1.编码器 (Encoder)的概念与分类,4.4.1 编码器,4.4 若干典型的组合逻辑集成电路,编码器的分类：普通编码器和优先编码器。,普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。,优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。,1）编码器 (Encoder)的概念与分类,4.4.1 编码器,四路输入,二位代码输出,（1）普通编码器 4 线2线编码器,编码器的输入为高电平有效,且任何时刻有且仅有一个输入为高电平,逻辑符号,逻辑功能表,（1）普通编码器 4 线2线编码器,输入信号I0I3是高电平有效,0,0,0,0000,0,0,0,（1）普通编码器 4 线2线编码器,能识别多个编码请求信号的优先级别，对优先级别最高的请求进行相应编码。,4线-2线优先编码器,优先级？,4线-2线编码器,I3I2I1I0,无关项,（2）优先编码器 4 线2线编码器,I01,I1 I2 I3均为0时：Y1Y0 ？,I0 I1 I2 I3均为0时， Y1Y0？,Y1Y0 00,Y1Y0 00,两个00无法区分,十个按键和门电路组成的8421BCD码编码器,1,1,0,0,0,0,0,0,仅S1闭合，ABCD=0001，GS=1,1,1,0,1,1,1,1,0,0,1,1,仅S7闭合，ABCD=0111，GS=1,无键盘闭合，ABCD=0000,GS=0,0,0,0,0,0,0,0,0,0,无键闭合，ABCD=？,GS=？,1,1,仅S0键闭合，ABCD=？,GS=？,0,1,仅S0键闭合，ABCD=0000,GS=1,两个0000由GS来区分,十个按键和门电路组成的8421BCD码编码器,该编码器为低电平输入有效,1,1,1,1,1,1,1,1,S7 S9键同时闭合，ABCD=1111,x,多个键不能同时按下，否则出错，因此不具备优先识别功能,优先编码器CD4532的示意框图、引脚图,2 集成电路编码器,EI=0,电路不工,GS=EO=0,Y2Y1Y0=000,EI=1,电路工作,输入I0I7分别有高电平输入（即有编码请求）时, Y2Y1Y0为对应的编码输出,GS =1 , EO=0,EI=1，电路工作，输入I0I7中没有高电平输入时（即没有编码请求）Y2Y1Y0000 GS=0,EO=1,优先编码器CD4532功能表,CD4532电路图,EO:输出使能端,只有EI=1,且所有输入都为0时,EO才为1,否则为0,I0I7:输入信号，高电平有效,EI:输入使能端，高电平有效为1时编码器工作,为0时,无论8个输入状态如何,输出信号Y2Y1Y0均为低电平111,且EO=GS=0,GS:优先编码工作状态标志,为1表明编码器处于工作状态,否则为0,Y2Y1Y0 :编码输出，高电平有效,I7 I6 I5 I4 I3 I2 I1 I0,Y22,Y21,Y20,GS2,EO2,EI2,CD4532(2),Y12,Y11,Y10,GS1,EO1,EI1,CD4532(1),GS,A,B,C,D,EO,EI2,1,例4.4.2 用二片CD4532构成16位输入、4位二进制码输出的优先编码器如图所示，试分析其工作原理。,I7 I6 I5 I4 I3 I2 I1 I0,I15 I14 I13 I12 I11 I10 I9 I8,I7 I6 I5 I4 I3 I2 I1 I0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,1,1,1,I7 I6 I5 I4 I3 I2 I1 I0,Y22,Y21,Y20,GS2,EO2,EI2,CD4532(2),Y12,Y11,Y10,GS1,EO1,EI1,GS,A,B,C,D,EO,EI2,I7 I6 I5 I4 I3 I2 I1 I0,I15 I14 I13 I12 I11 I10 I9 I8,I7 I6 I5 I4 I3 I2 I1 I0,1,若I15I8无编码请求,0,0,0,0,1,若I8 I0有编码请求,CD4532(1),0,1,1,1,0,0,1,1,0,1,例4.4.2 用二片CD4532构成16位输入、4位二进制码输出的优先编码器如图所示，试分析其工作原理。,1,1,1,1,I7 I6 I5 I4 I3 I2 I1 I0,Y22,Y21,Y20,GS2,EO2,EI2,CD4532(2),Y12,Y11,Y10,GS1,EO1,EI1,GS,A,B,C,D,EO,EI,I7 I6 I5 I4 I3 I2 I1 I0,D15 D14D13D12D11D10 D9 D8,D7 D6 D5 D4 D3 D2 D1 D0,1,若D15D8有编码请求,1,0,1,1,0,若D8 D0也有编码请求，则请求无效,CD4532(1),0,0,0,0,0,1,0,1,1,1,例4.4.2 用二片CD4532构成16位输入、4位二进制码输出的优先编码器如图所示，试分析其工作原理。,1,1,1,1,Y3,1,练习：由1片优先编码器CD4532和与非门、非门构成的电路如图所示，试分析其工作原理。,I7 I6 I5 I4 I3 I2 I1 I0,Y2,Y1,Y0,GS,EO,EI,CD4532,D9 D8,1,Y2,Y1,Y0,D7 D6 D5 D4 D3 D2 D1 D0,答：8421BCD编码器,1,n 个输入端,1个使能输入端,2n个输出端,将一系列代码转换成与之一一对应的有效信号。如计算机中对存储器单元地址的译码。,译码是编码的逆过程，即将某个二进制码翻译成特定的信号，即电路的某种状态。具有译码功能的逻辑电路称为译码器。,译码器的分类,唯一地址译码器:,代码变换器:,将一种代码转换成另一种代码，即代码转换器。,1 译码器的定义与分类,4.4.2 译码器/数据分配器,功能表,译码是编码的逆过程，即将某个二进制码翻译成特定的信号，即电路的某种状态。具有译码功能的逻辑电路称为译码器。,74HC139集成译码器,(1)二进制译码器,逻辑符号说明,逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的“”号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。,74HC138(74LS138)集成译码器,引脚图,逻辑图,74HC138集成译码器逻辑功能表,1个38译码器能产生三变量函数的全部最小项,74HC138集成译码器,逻辑图,使能端有效时,若CBA=101, 则Y5 = 0，其他输出为1。,Y0 Y7低电平时为有效输出；即以反码的形式出现。,:输入使能端, 使能端无效则输出全为高电平1。,译码器的扩展,用74X139和74X138构成5线-32线译码器,所以,用该器件能够方便地实现三变量逻辑函数。,用译码器实现逻辑函数。,.,当E3 =1 ，E2 = E1 = 0时,用一片74HC138实现函数,首先将函数式变换为最小项之和的形式,在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数。,。,数据分配器：相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。,数据分配器示意图,用74HC138组成数据分配器,用译码器实现数据分配器,010,CBA,将8421BCD码译成为10个状态输出,4个输入端,10个输出端,2. 7442二十进制译码器,7442引脚图,将8421BCD码译成为10个状态输出,2. 7442二十进制译码器,显示译码器,b,c,d,f,e,常用的显示器有：半导体发光二极管和液晶显示器,共阳极显示器,共阴极显示器,显示器分段布局图,a,g,3. 七段显示译码器,a,b,c,d,f,g,1 1 1 1 1 1 0,e,共阴极显示器,0 1 1 0 0 0 0,1 1 0 1 1 0 1,01111110,10110000,21101101, ,十进制数,译码输出,3. 七段显示译码器,01111110,10110000,21101101, ,0000,0001,0010, ,十进制数,译码输出,BCD码,3. 七段显示译码器,a,b,c,f,g,e,CMOS七段显示译码器74HC4511,CMOS七段显示译码器74HC4511功能表,CMOS七段显示译码器74HC4511功能表(续),例：由74HC4511构成24小时及分钟的译码电路如图所示，试分析小时高位是否具有零熄灭功能。,数据选择器：根据地址选择码从多路输入数据中选择一路，送给输出。,4.4.3 数据选择器,4 选 1 数据选择器,数据 输入端,地址码 输入端,使能端 低电平有效,数据 输出端,数据选择器：根据地址选择码从多路输入数据中选择一路，送给输出。,4.4.3 数据选择器,数据选择器：根据地址选择码从多路输入数据中选择一路，送给输出。,1 X X 0,功能表,1,0,0,0 0,1,1,1,D3,0 0 0 D0,0 1,0 0 1 D1,0 1 0 D2,0 1 1 D3,1 0,1 1,4.4.3 数据选择器,数据 输入端,地址码 输入端,使能端,2个互补输出端,74HC151的逻辑图,74HC151逻辑功能表,当 =0时，Y的表达式为:,当 =1时，Y=0 ，输出无效,S2 S1 S0,实现了位数扩展，能同时选择两位数据。,0,0,1,0,Di,Di,S2 S1 S0,=0，左片使能有效，左片译码器正常工作，选择左片的数据输出；,1,1,0,0,Di,Di,将使能端用S3来代替，则该电路可以看作是一个16选1数据选择器。,S2 S1 S0,S3,=0，左片使能有效，左片译码器正常工作，选择左片的数据输出；,=0，左片使能有效，右片译码器正常工作，选择右片的数据输出；,1 1 1 0 1 0 0 0,A B C,用数据选择器也可以实现逻辑函数,思考：怎样用1片74151实现四变量逻辑函数？,001,010,011,100,101,110,111,=D1=1,=D2=0,=D3=0,=D4=1,=D5=1,=D6=0,=D7=1,并行输入,串行输出,Q2 Q1 Q0 000，001，010111 L= D0 D1 D2 D3 D4 D5 D6 D7 01001101,并行数据输入串行数据输出,两个1位二进制数A、B,(1) 1位数值比较器,数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路,0 0,0 0 1,0 1,0 1 0,1 0,1 0 0,1 1,0 0 1,4.4.4 数值比较器,1.数值比较器的定义及功能,两个2位二进制数A1 A0 、B1B0,(2) 2位数值比较器,数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路,A1B1,1 0 0,X,A1B1,0 1 0,X,A1=B1,1 0 0,A0B0,A1=B1,0 1 0,A0B0,A1=B1,0 0 1,A0=B0,当高位（A1、B1）不相等时,无需比较低位（A0、B0）,两个数的比较结果由高位比较的结果决定；,当高位（A1、B1）相等时,两个数的比较结果由低位（A0、B0）比较结果决定；,4.4.4 数值比较器,1.数值比较器的定义及功能,两位数值比较器逻辑图,数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路,(2) 2位数值比较器,4.4.4 数值比较器,1.数值比较器的定义及功能,74LS85是一个4位位数值比较器，由高位开始比较，逐位进行。它设置有级联信号输入端，接收来自低位比较器的输出结果。若比较器的各位比较结果都相等，最终结果取决于级联信号输入。,来自低位片的比较结果,（1）集成位数值比较器74LS85的功能,在单独使用或作为最低位片使用时，为了不影响比较结果，低位片级联输入IAB、IAB应置，IAB 置,4.4.4 数值比较器,2.集成数值比较器,4位集成数值比较器74LS85真值表,IAB IAB IAB,串联方式扩展数值比较器的位数,低位的比较结果作为高位的条件。级联扩展法结构简单，但运算速度低。,001,（2）数值比较器的位扩展,COMP 3,FAB,FAB,COMP 4,A3,B3,0,0,1,A2,B2,A1,B1,A0,B0,COMP 2,FAB,COMP 1,FAB,COMP 0,FAB,并联方式扩展数值比较器的位数,各组的比较是并行进行的，因此运算速度比级联扩展快。,FAB,FAB,FAB,FAB FAB FAB,（2）数值比较器的位扩展,加数,本位的和,向高位的进位,只考虑两个1位二进制相加，不考虑来自低位进位的运算电路。输入信号：加数Ai，被加数Bi；输出信号：本位和Si，向高位的进位Ci,1.半加器和全加器,4.4.5 算术运算电路,（1）半加器,1.半加器和全加器,4.4.5 算术运算电路,（2）全加器,由两个半加器构成了全加器,1.半加器和全加器,4.4.5 算术运算电路,如何实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0,运算特点：低位的进位信号送给邻近高位作为输入信号，任一位的加法运算必须在低一位的运算完成之后才能进行。,运算速度不高。,2.多位加法器（略）,4.4.5 算术运算电路,（1）串行进位加法器,进位输入是由专门的“进位门”综合所有低位的加数、被加数及最低位进入输入后来提供。,即该电路能使每位的进位直接由加数和被加数直接产生，而无需等待与低位的进位信号，称之为“快速加法器”或“超前进位加法器”。,2.多位加法器,4.4.5 算术运算电路,（2）集成4位超前进位加法器74HC283,定义两个中间变量Gi和Pi ：,Gi= AiBi,Pi= AiBi,产生变量,传输变量,C0= G0+P0 C-1,C1= G1+P1C0= G1+P1G0+ P1P0C-1,C2= G2+P2C1=G2+P2G1+ P2P1 G0+ P2P1P0C-1,C3= G3+P3C2= G3+P3G2+P3P2G1+P3P2P1G0 + P3P2 P1 P0C-1,2.多位加法器,4.4.5 算术运算电路,（2）集成4位超前进位加法器74HC283（）,C1,C0,C-1,由位超前进位全加器逻辑电路可知，各位进位信号C1、C2、C3只与两个加数有关，是并行产生的，都只需要经历一级与非门和一级与或非门的延迟时间。超前进位加法器大大提高了运算速度。,4.4.5 算术运算电路,2.多位加法器,74HC283电路图,逻辑图,逻辑符号,2.多位加法器,4.4.5 算术运算电路,（3）超前进位产生器74HC182(略),两片74LS283构成一个8位二进制数加法器,8421码输入,0 0 1 1,2.多位加法器,4.4.5 算术运算电路,1.反码和补码,同加法运算一样，减法运算可以采用减法器来实现，但在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。,原码：,自然二进制码,反码：,将原码中的所有0变为1，所有1变为0后的代码,反码与原码的一般关系式：N反=（2n 1）N原=2n N原 1,补码：,N补=2n N原,原码：0 0 0 1 0 1,反码：1 1 1 0 1 0,1 1 1 1 1 1,补码：1 1 1 0 1 1,B补=2n B原,N反=N补 1,N补= N反1,A原+B补=A原+2n B原=A原B原 + 2n,A原B原= A-B=A原+B补- 2n,26-1=,3.减法运算,A-B=A原+B补- 2n,B补= B反1,1）AB 0的情况A=0101(5)，B=0001(1),1 0 1 0 0,0 0 1 0 0,进位反相,CO,结果表明:在AB 0时,借位信号为0,表示结果为正数，值为差的原码。,非门等效实现了减2n,1 0 0 0 0,24,CO,借位V,3.减法运算,0 1 1 0 0,0或1表征值是正还是负,1 1 1 0 0,1 0 0 0 0,24,CO,CO,进位反相,借位V,A-B=A原+B补- 2n,B补= B反1,2）AB 0的情况A=0001(1)，B=0101(5),非门等效实现了减2n,结果表明:在AB 0时,借位信号为1,表示结果为负数,值为差的绝对值的原码,在A-B 0时,V=0,结果为正数,值为差的原码；当A-B0时,V=1,结果为负数,值为差的绝对值的补码,3.减法运算,1.在AB=0时，V=0, 表示结果为正数，值为原码；2.当AB0时，V=1, 表示结果为负数，值为差的绝对值的补码,0,0,0异或 D=?,D,3.减法运算,1.在AB=0时，V=0, 表示结果为正数，值为原码；2.当AB0时，V=1, 表示结果为负数，值为差的绝对值的补码,1,1,0异或 D=?,1异或 D=?,只对负数求补,D,3.减法运算,74LS381功能表,各数据输出端的状态为0,数据输出端处于预定的状态,根据输入信号S2S1S0取值的不同，可对两个数进行六种算术或逻辑运算,*4.集成算术/逻辑单元74181,4.4.5 算术运算电路,4.5 组合可编程逻辑器件,4.5.1 PLD的结构、表示方法及分类,4.5.2 组合逻辑电路的PLD实现,4.5 组合可编程逻辑器件,可编程逻辑器件是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。,4.5.1 PLD的结构、表示方法及分类,与门阵列,或门阵列,乘积项,和项,PLD主体,输入电路,输入信号,互补输入,输出电路,输出函数,可由或阵列直接输出，构成组合输出； 通过寄存器输出，构成时序方式输出。,1.PLD的基本结构,2. PLD的逻辑符号表示方法,(1) 连接的方式,(2)基本门电路的表示方式,F1=ABC,与门,或门,A,B,C,1,L,D,F1=A+B+C+D,三态输出缓冲器,输出恒等于0的与门,输出为1的与门,输入缓冲器,(3) 编程连接技术,PLD表示的与门,熔丝工艺的与门原理图,高电平,A、B、C有一个输入低电平0V,A、B、C三个都输入高电平+5V,低电平,L=ABC,A、B、C 中有一个为0,A、B、C 都为1,输出为0；,输出为1。,L=AC,L=ABC,X,X,器件的开关状态不同, 电路实现逻辑函数也就不同,1 0 1,1 1 1,浮栅MOS管,(4) 浮栅MOS管开关,用不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同。SIMOS管连接的PLD，采用紫外光照射擦除；Flotox MOS管和快闪叠栅MOS管，采用电擦除方法。,浮栅MOS管,叠栅注入MOS(SIMOS)管,浮栅隧道氧化层MOS(Flotox MOS)管,快闪(Flash)叠栅MOS管,三、可擦除可编程ROM（EPROM）,存储单元采用N沟道叠栅管(SIMOS)。其结构如下：,四、隧道MOS管 E2PROM,五、快闪存储器 Flash Memory,3.PLD的分类, 按集成密度划分为, 按结构特点划分,简单PLD (PAL，GAL),复杂的可编程器件(CPLD) :CPLD的代表芯片如：Altera的MAX系列,现场可编程门阵列(FPGA),PLD中的三种与、或阵列,与阵列、或阵列均可编程(PLA),与阵列固定，或阵列可编程(PROM),与阵列可编程，或阵列固定(PAL和GAL等),按PLD中的与、或阵列是否编程分,4.5.2 组合逻辑电路的 PLD 实现,例1 由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。,写出该电路的逻辑表达式：,AnBnCn,AnBn,AnCn,BnCn,全加器,试写出该电路的逻辑表达式。,