南邮版图复习(鲍)ppt课件.pptx

模拟设计流程,模拟设计流程,数字设计流程,数字设计流程,注意数字电路与模拟电路流程的区别，要会简答电路流程。,第三部分：版图的准备,3. DRC文件3.1 DRC:Design Rule Check，设计规则检查。 3.2 DRC程序了解有关你工艺的所有必需的东西。它将着手仔细检查你所有布置的一切。,5/1000=0.005,DRC文件,第三部分：版图的准备,4. LVS文件4.1 LVS: layout versus schematic，版图与电路图对照。4.2 LVS工具不仅能检查器件和布线，而且还能确认器件的值和类型是否正确。,MOS管 书194218 （包括书后习题）,NMOS,PMOS,MOS管剖面图,第二部分：版图设计基础,MOS管 1) NMOS管NMOS管，做在P衬底上，沟道为P型，源漏为N型 2) 包括层次：NIMP，N+注入DIFF，有源区Poly，栅M1，金属CONT，过孔 3) MOS管的宽长确定,NMOS版图,第二部分：版图设计基础,PMOS管以TSMC，CMOS，N单阱工艺为例PMOS管，做在N阱中，沟道为N型，源漏为P型包括层次：NWELL，N阱PIMP，P+注入DIFF，有源区Poly，栅M1，金属CONT，过孔MOS管的宽长确定,PMOS版图,MOS管,CMOS闩锁效应,源漏区相对于衬底正偏时，会向邻近区域的反偏PN结注入少子，相邻的NMOS和PMOS相互交换少子发生闩锁效应。 CMOS器件的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，产生大短路电流，导致无法正常工作，甚至烧毁。芯片闩锁 测试 每个管脚上施加正向或者负向的测试电流脉冲，芯片上电，电流脉冲从小到100mA，最大到250mA，电流施加之前和之后测量电源电流，如果不近似相等，则不能通过测试,当N阱或者衬底上的电流足够大，使得R1或R2上的压降超过0.7V，就会使Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2，使得R2的压降达到0.7V，R2也会开启，反馈电流给Q1，形成恶性循环，导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道。,CMOS闩锁效应,CMOS闩锁效应,避免源漏区域的正向偏压； 增加Guard ring（保护环）：P+ ring环绕NMOS并接地；N+ ring环绕PMOS并接VDD，可以降低阱和衬底的电阻值，也可阻止载流子到达寄生BJT的基极； 衬底接触和阱接触尽量靠近源极，以降低阱和衬底的阻值； 使NMOS尽量靠近GND，PMOS尽量靠近VDD，NMOS和PMOS间加大距离 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。 I/O处尽量不使用pmos(nwell),MOS晶体管结构,并行的叉指不仅使对宽长比的调整更加便利，而且由于相邻的部分共享源、漏叉指，从而节约了面积。 相邻源/漏叉指的合并也使寄生结电容的减小达到50。最外面叉指作为源区，可以降低漏区一个叉指，降低寄生电容Cgd,3. CMOS 版图使用了合并器件从而节约了面积且减小了电容。 一个简单的二输入与非门（NAND）的版图。 PMOS阱共用，漏区共用，阱接触共用，NMOS共用,MOS晶体管结构,可以看出数字标准单元设计的规则：电源线上方，地线下方，所有单元高度相同，便于首尾相连，可以使阱相互交叠，每个单元必须包括阱接触和衬底接触,MOS匹配 书213,大尺寸比小尺寸晶体管更匹配，大尺寸降低了局部不规则的影响长沟道比短沟道更匹配，因为长沟道降低沟道调制效应。方向一致比方向不一致更匹配，因单晶硅各向异性,MOS电压匹配，需要栅源电压匹配，如差分对输入管；,MOS电流匹配，如电流镜,匹配因素栅极面积,阈值电压的失配和栅极面积的平方根成反比,匹配因素栅氧化层厚度,薄栅氧化层匹配优于厚氧化层晶体管工艺尺寸的缩写，改善了VT的失配，因为氧化层越薄，跨导越大，有效阈值电压降低。,匹配因素沟道长度调制效应,晶体管系统失配与漏源电压差成正比，与沟道长度成反比，可增加沟道长度若需要进一步降低沟道调制，可以采用共源共栅结构，,匹配因素方向,晶体管跨导取决于载流子迁移率，在不同方向下，晶体管表现不同的应力敏感性。为避免应力影响，匹配晶体管取一致方向。,匹配因素扩散和刻蚀效应,多晶硅刻蚀速率不一致，开口越大，速率越快， 中等精度的匹配，要求增加虚拟晶体管，虚拟晶体管栅极与源相连,有源区上栅极接触孔引起的失配,如果在有源区上的栅氧上的多晶栅加接触孔，会引起较大的失配，硅化物可能会穿透多晶硅栅，极大地改变氧化层附近多晶硅栅的功函数应将接触孔置于场氧化层的上方,沟道附近的扩散区,深扩散区会影响附近MOS管的匹配，扩散区结的尾部延伸，如BICMOS的深N侧阱和NBL要远离匹配MOS沟道CMOS工艺中N阱应与NMOS间隔一定距离PMOS应距离N阱边缘一定距离，防止横向扩散对阱浓度的影响,NMOS比PMOS匹配更好可能由于背栅掺杂的变化，埋层沟道的存在，以及方向的应力效应,匹配因素氢化作用,在退火过程中，氢渗入氧化层中，到达氧化层-硅界面处，消除硅的悬挂键，深扩散区会影响附近MOS管的匹配，如果其上有金属，则阻碍了氢的分布。如果MOS上方金属图形不同，则会造成电流失配。所以尽量不要在MOS栅上走金属线,匹配因素热效应和应力,1氧化层的厚度梯度2 应力梯度 影响载流子迁移率，但对阈值电压没有影响，通过共质心版图实现匹配3 热梯度 阈值电压随温度-2mV/，MOS电流匹配与阈值电压关系不大，取决于尺寸,MOS的共质心布局 书214,共质心可以消除梯度的影响,实例,图9.37,二维交叉耦合,可以分成两个部分，并对角分布，,图8.41 图9.36,MOS匹配规则,1）一致性 匹配器件质心应近似一致，尽量重合2）对称性 阵列应相对于X轴和Y轴对称，应该是用阵列中各单元的位置对称3）分散性 阵列应具有最大程度的分散性，器件的各组成部分均匀分散在阵列中。4）紧凑性 阵列应尽可能紧凑，接近正方形5）方向性,MOS 晶体管的匹配规则,1）低度匹配漏极电流失配几个百分点，用于实现对精度没有特殊要求的偏置电流网络2）中等匹配典型失调电压为5mV，或者漏极电流失配小于1%。用于非关键运算放大器和比较器的输入级，未经修正的失调值为10%。3）精确匹配典型失调电压为1mV，或者漏极电流失配小于0.1%。需要经过修正，需要对温度变化进行补偿或者只在有限的温度范围内满足要求,MOS 晶体管的匹配,1）采用相同的叉指图形长宽相等2）采用大面积的有源区W*L，失配和面积平方根成反比3）对于电压匹配，保持较小的Vgst 值可通过增加W/L4）对于电流匹配，保持较大的Vgst 值0.3V5）采用薄氧化层器件代替厚氧化层器件,6）使用晶体管的方向一致补偿应力7）晶体管应相互靠近降低梯度的影响8）匹配晶体管的版图应尽可能紧凑宽晶体管应分成多个叉指，避免细长结构9）如果可能，应采用共质心版图结构精确匹配的应采用交叉耦合对形式10）避免使用极短或者极窄的晶体管,11）在晶体管的末端放置陪衬（虚拟）段12）把晶体管放置在低应力梯度区域中等匹配和精确匹配的应与芯片边缘间隔至少250um13）匹配晶体管应与功率器件距离适当14）有源栅区上方不能放置接触孔15）金属布线不能穿过有源栅区16）使所有深扩散结远离有源栅区17）精确匹配晶体管应放置在芯片的对称轴上18）不要让NBL 阴影与有源栅区相交19）用金属条连接栅叉指20）尽量使用NMOS 晶体管而非PMOS 晶体管。,Guard Ring,！Guard Ring 必须封闭,应该采用后者,噪声抑制保护环,开关感性负载的器件在正常工作时会产生极大的瞬间能量，这些瞬态不仅会引起闩锁，也会向敏感电路注入噪声，高频MOSFET的栅极驱动会遇到栅导线谐振引起的严重瞬变。所以MOSFET栅极驱动和感性负载驱动的输出电路必须仔细使用电子保护环屏蔽以减小噪声耦合和闩锁敏感度。,Coaxial Shielding,！绕线时，先走Shielding结构，再绕其他线,！如果需要shielding结构，请电路设计者事先告知,via2,via1,噪声抑制屏蔽,Differential Signal,A：,B：,AB：,！差分输入对管的输入信号线要按最小间距走,差分输入对管要尽量精确匹配,噪声抑制差分结构,Decoupled Power Rails,大耦合电容,除非特别说明，该电容不必在版图设计开始时即确定大小、位置，通常在版图最终拼整图时，利用“边角余料”空隙画上即可。,噪声抑制去耦电容,Stacked Power Rails,小电容,层叠电源线和地线，会形成许多小电容对于高频噪声的泄放很有用,在做cell ring时，除非工艺方有特定要求，往往都做成电源线与地线层叠的形式：,方便ESD走线,增大寄生电容。,噪声抑制去耦,第二部分：版图设计基础,1)反向器2)NMOS，PMOS3)金属连线4)关于Butting Contact部分,器件,反相器、与非门、或非门的版图 书223227与非门、或非门可能是二或三输入给版图画电路图、给电路图画版图,为何一个晶体管要多个叉指结构？ 书204,电阻 书132144,薄层导体的电阻R 与L/W成正比，当L=W时，有R=/d。 定义比例系数/d 为方块电阻(用R表示)，单位为欧姆。,2、方块电阻,电阻阻值=R 方块数,R表示一个正方形材料的薄层电阻,它与正方形边长的大小无关, 只与半导体的掺杂水平和掺杂区的结深（即材料厚度）有关。,R=/d R= RL/W,3、电阻版图,（1）基本电阻版图,电阻的长度为两引线孔之间的材料长度或电阻器件体区长度,（2）折弯型电阻版图大电阻,注意，拐角处方块数只计算1/2,电阻包括 多晶电阻（高阻、低阻） 扩散电阻（有源区电阻） 阱电阻 金属电阻,Silicide ：淀积在多晶硅或者扩散区的表面，减小形成MOS管的多晶硅和扩散区的寄生阻抗，由硅和金属混合而成，可以降低多晶硅电阻和扩散区电阻的阻值（10倍左右）,多晶电阻版图,电阻类型,PolySiO2,M1Poly电阻,形成MOS管栅极的多晶硅作电阻，方块电阻较大：200-1000/,阱电阻版图,电阻类型,N阱,N+,N+,SiO2,M1,阱电阻,因为阱是低掺杂, 方块电阻大, 可以用阱来做大阻值的电阻；方块电阻约为10K/，电阻精度差，温度系数高，电压系数,扩散区电阻版图,电阻类型,N+P-sub,扩散区电阻：形成源漏区的扩散层来形成扩散区电阻，特性同双极工艺中的发射极扩散电阻；,5、阱电阻和扩散电阻 阱是轻掺杂区，电阻率很高，可作大电阻，但精度不高。 阱电阻两端要重掺杂做接触孔 有源区可以做电阻和沟道电阻(在两层掺杂区之间的中间掺杂层，例如npn中的p型区)。,有源区电阻（扩散电阻）,阱电阻和扩散电阻要考虑衬底的电位，将P型衬底接最低电位，N型衬底接最高电位，使电阻区和衬底形成的PN结反偏。 例如，P+电阻做在N阱内，除电阻两端有接触孔外，阱内要增加接最高电位的接触孔。,（4）接触电阻,以多晶硅电阻为例，电阻材料与外界相连的金属接触材料同样有电阻,总电阻=体电阻+接触电阻（两个端口电阻）应尽量多做引线孔,电阻版图设计技巧,保持体区最小宽度，只改变体区长度而改变电阻值大电阻体区过长，使用多条小值电阻串联一个模块中用于串联、并联成大电阻的小值电阻尺寸相同 掌握单位电阻串并联形成所要求的匹配电阻！,MOS集成电路中的电容 书147155,平板电容器的电容表示式： C = oox/toxWL =C0WL o、ox、tox由材料性质以及绝缘层的厚度决定，绝缘层越薄单位电容越大。 式中W和L是平板电容器的宽度和长度，二者的乘积即为电容器的面积。,电容 1) 电容值计算 C=L*W*C02) 电容分类： poly电容 MIM电容基于单位面积电容值 MOS电容源漏接地，基于栅电容，C=W*L*Cox,MIM电容版图,MOS电容版图,1、MIM电容,下极板,上极板,MIM,（金属-绝缘层-金属电容）,2、PMOS电容,3 PIP电容,多晶-绝缘层-多晶电容,4 叠层电容器 MOM利用metal1或第二层多晶硅覆盖在第一层多晶硅之上形成第三层极板，增大电容值。,5 金属-多晶硅-扩散区电容,失配的原因-随机变化,面变化增大面积，减小失配,两个电容匹配 匹配电容的较小者对失配起主要作用，,避免使用大的电容比率,电阻匹配,工艺随机变化 面变化,随机失配和电阻平方根成反比随机失配和电阻宽度成反比,适当增加电阻宽度，使用串并联,100k和10k的匹配,10k由20k的电阻并联，失配可降低1/2,两个等值等宽度匹配电阻的情况,2、工艺偏差,电阻宽度的选择：设宽度为2um 和4um的电阻：若多晶硅刻蚀造成W=0.1um，则实际宽度比为(2.1)/(4.1)=0.512，造成2.4%的失配。因此，匹配电阻采用相同宽度消除工艺误差,电阻长度的选择：设长度为20um 和40um的电阻若多晶硅刻蚀造成L=0.2um，则实际长度比为(20.2)/(40.2)=0.503，造成0.5%的失配。因此，把匹配电阻分成相同尺寸的电阻段消除工艺误差,2、工艺偏差,分成2段，则实际长度比为(20.2)/(20.2+20.2)=0.5,4 刻蚀速率的变化,多晶电阻由刻蚀多晶形成，刻蚀速率取决于多晶硅开孔的大小，越大刻蚀剂进入多，速度越快，大开孔边缘处刻蚀更严重，使得距离很远 的多晶硅图形比近距离的图形宽度小。,增加虚拟dummy电阻，,虚拟电阻 间距相同，可以很窄，不连接或者接地（消除电荷积聚）,4 刻蚀速率的变化-电容,多晶硅电容类似，将虚拟电容放置在电容周围，,共质心版图,匹配器件分成几个相同的部分，摆放成对称结构，器件的质心位于穿过阵列的对称轴的交叉点,共质心版图是为了克服 扩散、长氧、温度、应力等的梯度,共质心版图,ABA结构2:1：ABAB，因为质心不完全对准，质心间距使得器件易受应力诱发失配的影响。,匹配电阻,电阻方块不小于5个，10个以上最好；把分段串联或并联；选择合适叉指结构；,确定公因子，10k和25k，最大公因子5k，可以分成7个5k的电阻段。,各个电阻分成相同的段,Two in series,Two in parallel,Four in parallel,共质心版图规则,一致性：匹配器件的质心尽量一致对称性阵列的排布应关于X轴Y轴对称分散性：阵列应具有最大可能的分散性，器件的各段应均匀分布在阵列中紧凑型：应尽可能紧凑，最好是正方形,二维共质心阵列,二维对称轴，更好地消除梯度作用,称之为交叉耦合对，电阻很少排列成交叉耦合对，电容、MOS管经常采用,12 静电影响,静电场会引起载流子的耗尽和积累，电阻容易受到电压调制的影响，电容受周围电场耦合会引起电容值变化静电场也能把噪声耦合到匹配电阻和电容阵列的高阻节点。,电压调制,扩散电阻可能随着隔离岛和电阻体区电压差的变化而变化保持隔离岛-体区的电压差相同，即可消除失配，如果电阻等值，偏压相同，就放置在同一隔离岛内。采用方块电阻较小的电阻，电压调制也较小多晶电阻无隔离岛,不连接匹配电阻的走线不能从电阻上穿过，不仅耦合噪声，而导线和电阻间的电场会调制电阻的电导率，,电导调制的因素（1）导线和下面电阻的电压差（2）氧化层厚度和交叠面积,静电屏蔽,屏蔽层插在金属和电阻之间屏蔽层接地，屏蔽层的衰减作用随频率增高而降低，,器件匹配规则,1低度匹配1%的失配，6到7位分辨率，一般模拟应用，如电流镜。2中度匹配 0.1%的失配，9到10位的分辨率，带隙基准源，运算放大器比较器的输入级。3精确匹配0.01%的失配，9到10位的分辨率，精密A/D，D/A转换器，电容比电阻容易实现。,低匹配比较容易，叉指结构可实现中等匹配精确匹配很难实现,电阻匹配规则 书141,1.匹配电阻用同一种材料构成工艺、温度2.匹配电阻宽度相同系统失配，不同宽度可通过串并联实现3.电阻足够大随机失配和面积平方根成反比，小电阻是失配的主要来源，可并联实现小电阻4.匹配电阻足够宽低度匹配，宽度为最小宽度的150%，中度为200%，精确匹配为400%。,电阻匹配规则,5.尽量使用相同的电阻图形具有相同长度和宽度，否则易产生1%以上的失配。6.沿同一方向摆放匹配电阻电阻一般水平或垂直摆放7.匹配电阻临近摆放失配随间距增加而增加，精确匹配应采用叉指结构8.阵列电阻采用叉指结构阵列化电阻采用叉指结构，产生共质心结构，宽长比不大于3:1，电阻段长是宽的10倍以上,9.在电阻阵列两端增加虚拟器件把虚拟电阻接到低噪声的低阻节点10.避免电阻段太短精确匹配电阻段方块数不小于5，多晶电阻总长度不小于50um11.消除热电效应，偶数对12.匹配电阻放在低应力区域避免放在芯片四个角，高应力区域,13匹配电阻远离功率器件功耗大于50mW为功率器件，精确匹配电阻放在主功率器件的对称轴上，距离不能小于200um14精确匹配电阻沿芯片对称轴摆放15.若扩散电阻，考虑隔离岛调制尽量使用多晶硅电阻16.分段电阻好于折叠电阻低度匹配电阻可使用折叠电阻,电阻匹配规则,17.优先采用多晶硅电阻多晶硅电阻比扩散电阻窄很多，较小的宽度失配不会增加18.淀积电阻放在场氧之上淀积电阻包括多晶穿过场氧阶梯时，变化增加，不应穿过氧化层阶梯或表面不连续处19.考虑采用场板和静电屏蔽精确匹配电阻可在其上面放上静电屏蔽层,20.避免匹配电阻上的无关走线不与电阻连接的导线不要排布在电阻上方，以避免引入应力诱发失配和氢化作用，消除噪声耦合，除非静电屏蔽层，尤其注意高速数字信号线21避免匹配电阻功耗过大匹配电阻的功耗会产生热梯度，精确匹配电阻，功耗大于12uW/um2，窄电阻上的大电流会速度饱和和非线性,二 电容匹配规则 书153,结电容精度低，氧化层电容精度高1.匹配电容图形相同保持相同尺寸，如果两电容尺寸不同，由小的单位电容并联而成，单位电容不能串联，2.精确匹配电容应采用正方形周长面积比越小越好，最好取正方形3.匹配电容大小适当CMOS工艺中，正方形电容最佳尺寸在20-50um之间,4.匹配电容相邻摆放构成宽长比尽可能小的矩形阵列5.匹配电容置于场氧化层上氧化层表面不连续会引起电介质发生变化，应远离沟槽和扩散区边缘6.匹配电容上极板接高阻节点电路的高阻节点连接电容的上极板， 比连接到下极板的寄生电容小，如果衬底噪声严重，在电容下极板增加阱，连接干净的模拟电压，作为静电屏蔽层。,7.阵列外围增加虚拟电容虚拟电容可以屏蔽横向静电场，消除刻蚀速率，无需相同宽度，虚拟电容的两极板连在一起防止静电积聚8.对匹配电容进行静电屏蔽9.交叉耦合电容阵列通过交叉耦合减小氧化层梯度、应力梯度和热梯度影响，质心必须对准。,10.考虑与电容相连的导线电容每个单位电容最小宽度的导线连接上极板，保持每个电容的导线电容相等。11.不要在没有进行静电屏蔽的电容上走线导线和极板间的电容将引起匹配电容失配12.优先使用厚氧化层电容厚氧化层电介厚度失配比例小。,13.电容放在低应力区域避免放在四个角，中央应力最小，从中央到边缘的一般的距离内应力小14.匹配电容远离功率器件距离功耗250mW以上功率器件200-300um15.沿芯片对称轴放置精确匹配电容电容对应力的敏感度小于电阻，在（100）硅上，使阵列的对称轴与芯片对称轴中一条平行。,失效机制,电过应力（EOS）是指由对器件施加过大电压或电流而引起的失效。版图预防措施可以减小4 种常见类型EOS 失效发生的可能性：静电泄放（ESD）、电迁徙、介质击穿及天线效应。,ESD静电放电 书165168,什么是静电 静电将导致栅击穿 对ESD敏感的芯片存储于静电屏蔽包装中，烙铁、静电鞋和腕带接地，加湿器可减小静电积累静电泄放是由静电引起的一种电过应力形式。通过特殊的测试可测出集成电路对ESD的敏感度。常见的3 种测试结构称为人体模型、机器模型和充电器件模型。,因ESD产生的原因及其对集成电路放电的方式不同，经过统计，ESD放电模型分下列四类:(1) 人体放电模式 (Human-Body Model, HBM)(2) 机器放电模式 (Machine Model, MM)(3) 组件充电模式 (Charged-Device Model, CDM)(4) 电场感应模式 (Field-Induced Model, FIM)另外还有两个测试模型：(5)对于系统级产品测试的IEC电子枪空气放电模式(6)对于研究设计用的TLP模型,影响,静电泄放引起几种不同形式的电损坏，包括介质击穿、介质退化和雪崩诱发结漏电。在极端情况中，ESD 放电甚至可以蒸发金属层或粉碎体硅。对连接到栅的管脚，小于50V的电压几纳秒可击穿MOS晶体管的栅氧，并不可逆。使晶体管栅和衬底短路。有时可能只是介质受损，并未击穿，经过长时间正常工作时后，发生失效结也可以发生雪崩击穿，表现为漏电流增大,防护措施,所有易损坏管脚必须有焊盘连接的ESD保护结构，但有些大功率器件管脚自身有能力，不需要防护连接到小扩散区的管脚需要防护，因为扩散结不够大，如NPN的发射结MOS栅极易发生ESD损坏，需要特殊保护静电放电保护电路结构 图6.7 图6.8 （书166）,天线效应 书210,天线效应：也叫等离子致损伤，指暴露的导体可以收集能够损坏薄栅介质的电荷的失效机制。 当大面积的金属与栅极相连，在金属刻蚀过程中，其周围聚集的离子会使栅电压增加，导致氧化层击穿。大面积的多晶硅也有可能出现天线效应。“天线”的导体的面积与所相连的栅氧化层面积的比率。比率越大，就越容易发生。经验值是300：1。我们可以通过DRC来保证这个值。随着工艺技术的发展，栅尺寸越来越小，金属的层数越来越多，发生可能性越大,防护措施：,通过插入金属跳线可以减少该比值。通过衬底二极管连接金属。NSD/P外延,模拟电路和数字电路的首要目标 模拟电路关注的是功能1) 电路性能、匹配、速度等2) 没有EDA软件能全自动实现，所以需要手工处理数字电路关注的是面积1) 什么都是最小化2) Astro、appollo等自动布局布线工具,第四部分：版图设计艺术,第四部分：版图设计艺术,3. 匹配 3.1 中心思想： 1）使所有的东西尽量理想，使要匹配的器件被相同的 因 素以相同的方式影响。 2）把器件围绕一个公共点中心放置为共心布置。甚至把器件在一条直线上对称放置也可以看作是共心技术。 2.1）共心技术对减少在集成电路中存在的热或工艺的线性梯 度影响非常有效。,第四部分：版图设计艺术,3. 匹配 3.2 匹配问题3.2.1 差分对、电流镜3.2.2 误差3.2.3 工艺导致不匹配1）不统一的扩散2）不统一的注入3）CMP后的不完美平面3.2.4 片上变化导致不匹配1）温度梯度2）电压变化,第四部分：版图设计艺术,3. 匹配 3.3 如何匹配1）需要匹配的器件尽量彼此挨近芯片不同 的地方工作环境不同，如温度 2）需要匹配的器件方向应相同 工艺刻蚀各向异性如对MOS器件的影响3）选择单位器件做匹配 如电阻电容，选一个中间值作为单位电阻（电容），串并得到其它电阻（电容）单位电阻电容彼此靠近方向相同放置，相对匹配精度较好4）叉指型结构匹配 5）虚拟器件 使器件的中间部位与边缘部位所处环境相同刻蚀时不会使器件自身不同部位不匹配,第四部分：版图设计艺术,6）保证对称性6.1 轴对称的布局 6.2 四角交叉布局 6.2.1 缓解热梯度效应和工艺梯度效应的影响6.2.2 连线时也要注意对称性同一层金属同样多的瞳孔同样长的金属线6.3 器件之间、模块之间，尽量让所有东西布局对称7）信号线匹配 7.1 差分信号线，彼此靠近，相同长度7.2 寄生效应相同，延迟时间常数相同，信号上升下降时间相同8）器件尺寸的选择8.1 相同的宽度8.2 尺寸大些8.2.1 工艺刻蚀偏差所占的比例小些,第四部分：版图设计艺术,DUMMY管使边界条件与内部相同DUMMY管短路减小寄生贡献,3. 匹配 3.4 MOS管,第四部分：版图设计艺术,3. 匹配 3.4 MOS管1） 轴对称匹配,第四部分：版图设计艺术,3. 匹配 3.4 MOS管 2）匹配金属连线,第四部分：版图设计艺术,拆为相同数目的finger排列成：AABBAABB或者ABBAABBA,3. 匹配 3.4 MOS管 3）MOS管的匹配,第四部分：版图设计艺术,3. 匹配 3.4 MOS管 4）中心对称,第四部分：版图设计艺术,3. 匹配 3.4 MOS管 5）有相同节点时,第四部分：版图设计艺术,3. 匹配 3.4 MOS管 6）差分的匹配 6.1）一种需要高度匹配的电路技术就是所谓的差分 逻辑。 6.2）在coms逻辑中，每个信号只有一条导线来传送低或高电平，由此来决定逻辑状态。 6.3）在差分逻辑中每个信号有两条导线，确定在两条导线上两个信号之间的差就告诉了你逻辑状态。,特别注意匹配问题,第四部分：版图设计艺术,两MOS管源端相同时中心对称实例,7）差分的匹配版图（一）,第四部分：版图设计艺术,使用单位电阻,3. 匹配 3.5 电阻,第四部分：版图设计艺术,3. 匹配 3.5 电阻-叉指结构,第四部分：版图设计艺术,使用单位电容,3. 匹配 3.6 电容 3.6.1电容匹配,第四部分：版图设计艺术,3. 匹配 3.6 电容 3.6.2电容匹配 右图为一个电容中心版图的布局。一片容性组由比率为1：2：4：8：16的电容组成，右图的布局方法使全局误差被均化。,1：2：4：8：16的电容匹配版图,第四部分：版图设计艺术,3. 匹配 3.7 匹配规则1）把匹配器件相互靠近放置；2）使器件保持同一个方向；3）选择一个中间值作为你的根器件；4）采用指状交叉方式；5）用虚设器件包围起来；6）四方交叉你的成对器件；7）匹配你布线上的寄生参数；8）使每一样东西都很对称；9）使差分布线一致；10）使器件宽度一致；11）总是与你的电路设计者交流；12）注意邻近的器件；,第四部分：版图设计艺术,4. 寄生效应 4.1 寄生的产生1）两种材料之间会有寄生电容2）电流流过之处会有寄生电阻3）高频电路导线具有寄生电感4）器件自身也有寄生效应5）影响电路的速度，改变频响特性,第四部分：版图设计艺术,4.2 寄生电容4.2.1 减小寄生电容的方法 寄生电容金属线宽金属长度单位面积电容1）敏感信号线尽量短2）选择高层金属走线最高层金属，离衬底最远，单位面积电容最小3）敏感信号彼此远离4）不宜长距离一起走线5）电路模块上尽量不要走线6）绕开敏感节点,寄生电容1） 金属与衬底之间的平板电容最重要的寄生问题通过衬底耦合到其它电路上2）金属线之间的平板电容3）金属线之间的边缘电容,第四部分：版图设计艺术,4.3 寄生电阻 4.3.1 减小寄生电阻寄生电阻（金属长度/金属宽度）方块电阻1）加大金属线宽，减小金属长度 2）如果金属线太宽，可以采用几层金属并联走线M1M2M3三层金属并联布线，总的寄生电阻减小1/3,每根金属线都有寄生电阻（对于版图电流超过0.5mA就应该留意它的线宽、drop的影响）电源布线时尤其要注意,第四部分：版图设计艺术,4.4 减小CMOS器件寄生效应将晶体管裂开，用多个手指（finger）并联取代,第四部分：版图设计艺术,4.5 天线效应 1）天线效应：在工艺干法刻蚀时会在晶片表面淀积电荷，暴露的导体可以收集能够损坏薄栅介质的电荷，这种失效机制称为等离子致损伤/天线效应。 2）解决天线效应的方法：金属跳层用PN结将其电荷引入衬底,第四部分：版图设计艺术,4.6 闩锁效应 1. Latch up 是指cmos晶片中, 在电源power VDD和地线GND之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。 2. Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。 3. 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大。 4. Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一。,第四部分：版图设计艺术,5. Latch up 的原理分析(一),CMOS INV与其寄生的BJT截面图,寄生BJT形成SCR的电路模型,B到c的增益可达数百倍,第四部分：版图设计艺术,6. Latch up 的原理分析(二)Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。 以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND间形成低抗通路，Latch up由此而产生。,第四部分：版图设计艺术,7. 版图中产生的latch up？输出电流很大的情况下；（P和N之间至少间距30-40u）直接接到PAD的MOS管的D端； （将MOS管的D端加大，孔到AA的间距至少2u）产生clk，开关频率快的地方如PLL；（频率越快，噪音越大，频率快对衬底不停放电，吃电流）ESD与core cell 的距离会产生latch up； （最好间距为40-50u）,第四部分：版图设计艺术,5. 噪声1）噪声在集成电路中可以成为一个很大的问题，特别是当你的电路是一个要接收某一很微弱信号的非常敏感的电路，而它又位于一个进行着各种计算、控制逻辑和频繁切换的电路旁的时候，就特别注意我们的版图和平面布局。2）混合信号芯片上噪声问题，由于模拟电路和数字电路是在非常不同的噪声电平上工作，所以混合信号电路的噪声问题最多。,第四部分：版图设计艺术,5.1 减小噪声的方法1）减小数字电路的电压幅度 电压幅度越小，开关状态转变时需要的能量越小2）把数字部分与模拟部分尽量远隔 3）保护环，把噪声锁在环内 电压噪声电流噪声在衬底中传播时被接地通孔吸收通孔数量应比较多地线应足够粗，减小连线寄生电阻4）屏蔽层、屏蔽线 对关键信号和噪声严重的信号线屏蔽接地的屏蔽线把噪声吸收到地上M2走信号，下方M1接地，屏蔽下方噪声M2走线，上方M3接地，屏蔽上方噪声M2走线，两旁两条M2接地，屏蔽两旁噪声5）电源线退耦 电源线和地之间加大的退耦电容高频噪声容易通过退耦电容被地吸收,第四部分：版图设计艺术,5.2 差分信号与噪声1）差分电路是一种用来检测两个同一来源的特殊走线的信号之差的设 计技术。两条导线自始自终并排排列。每条线传递同样的信息，但信息的状态相反。2）由于两条导线靠得很近，所以很有可能噪音尖峰会以同样的幅度同时发生在两条导线上，由于信号的相反，相减产生了非常清晰的结果。3）差分设计方法是有很强的抗噪音能力。当电路中的噪音问题十分严重时，很多人都会依赖差分系统来解决问题。,第四部分：版图设计艺术,4）噪声隔离图（一）,第四部分：版图设计艺术,在信号线两边加地线使大部分电场线终止到地线上,6）信号线的噪声隔离图,第四部分：版图设计艺术,7. 布局规划1）考虑pad的位置影响来决定模块的摆放及其输入输出方向 2）考虑模块间的连接关系确定整个布局 尽量短的连线尽量少的交叉尽量不要在模块上通过连线3）考虑信号的要求来决定模块布局 如信号的绝对对称性4）面积估算 模块间留下足够的距离布线要考虑电源线走线、有对称要求的差分信号走线、有隔离要求的信号走线等，预留足够空间5）估计连线问题,版图设计艺术布局,6）一些小提示不要受最小尺寸限制 ，适当放大间距、宽度之类不要用最小线宽布线，而更应关注寄生电阻是否较低多打通孔，既保证连接，又减小寄生电阻尽量让所有的管子保持在同一个方向 对于模拟电路，不要在模块上，或者任何元件上，走信号线 敏感信号和比较噪的信号线不要经过任何元件上方信号线不要经过电容上方,第四部分：版图设计艺术,8. 静电泄放（ESD）(具体版图在项目中讲）1）ESD即静电放电效应，是芯片制造和使用过程 中最易造成芯片损坏的因素之一。它的产生主要有三个途径： 人体接触-带静电的人手触摸芯片; 机器接触-制造过程中，与机器接触; 自产生电荷-已封装芯片在组合或运输过程中产生电荷; 2）人体在某种环境中可以存有1.5KV2KV的静电压，这样高的电压可产生1.3A的峰值电流，如果施以未保护的芯片PAD上，将有可能击穿MOS通道，或将多晶硅gate烧融。,