数字电子技术基础5(第二版)ppt课件.ppt
第5章 触发器,5.1 基本RS触发器 5.2 时钟控制的触发器 5.3 集成触发器 5.4 触发器的逻辑符号及时序图,5.1 基本RS触发器,5.1.1 电路结构和工作原理,基本RS触发器是构成各种功能触发器的基本单元，所以称为基本触发器。它可以用两个与非门或两个或非门交错耦合构成。图5.1.1（a）是用两个与非门构成的基本RS触发器的逻辑电路，它具有两个互补的输出端Q和Q，一般用Q端的逻辑值来表示触发器的状态。当Q=1，Q=0时，称触发器处于1状态；当Q=0，Q=1时，称触发器处于0状态。RD、SD为触发器的两个输入端（或称激励端）,当输入信号RD=1,SD=1（即RDSD为11)时，该触发器必定处于Q=1或Q=0的某一状态保持不变，所以它是具有两个稳定状态的双稳态电路。,图5.1.1与非门构成的基本RS触发器,从以上分析可见，基本RS触发器具有置0、置1和保持的逻辑功能，通常SD称为置1端或置位(SET)端，RD称为置0或复位(Set)端，因此该触发器又称为置位复位(Reset)触发器或RDSD触发器，其逻辑符号如图5.1.1(b)所示。 因为它是以RD和SD为低电平时被清0和置1的，所以称RD、 SD低电平有效，且在图5-1(b)中RD、SD的输入端加有小圆圈。,5.1.2基本RS触发器的功能描述1状态转移真值表（状态表）将触发器的次态Qn+1与现态Q及输入信号之间的逻辑关系用表格的形式表示出来，这种表格就称为状态转移真值表(或称状态表、特性表)。根据以上分析，图5.1.1（a）所示的基本RS触发器的状态转移真值表如表5.1.1（a）所示，表5.1.1（b）是其简化表。它们与组合电路的真值表相似，不同的是触发器的次态Qn+1不仅与输入信号有关，还与它的现态Q有关，这正体现了时序电路的特点。表5.1.1也可以用图5.1.2所示的卡诺图来表示，并将这种表示触发器状态的卡诺图称为次态卡诺图。,表5.1.1基本RS触发器的状态表,图5.1.2次态卡诺图,2. 特征方程(状态方程) 描述触发器逻辑功能的函数表达式称为特征方程或状态方程。对图5.1.2次态卡诺图化简，可以求得基本RS触发器的特征方程为,(约束条件),特征方程中的约束条件表示RD和SD不允许同时为0，即RD和SD总有一个为1。,3. 状态转移图(状态图)与激励表 状态转移图是用图形方式来描述触发器的状态转移规律。 图5.1.3为基本RS触发器的状态转移图。图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。 激励表(也称驱动表)是表示触发器由当前状态Qn转至确定的下一状态Qn+1时，对输入信号的要求。基本RS触发器的激励表如表5.1.2所示。,表5.1.2基本RS触发器的激励表,图5.1.3基本RS触发器的状态转移图,4波形图工作波形图又称时序图，它反映了触发器的输出状态在输入信号作用下随时间变化的规律，是实验中可观察到的波形。图5.1.4为基本RS触发器的工作波形，图中虚线部分表示状态不确定。基本RS触发器也可以用或非门组成,其电路及逻辑符号如图5.1.5所示,输入信号SD、RD是高电平有效，因此输入端没有小圆圈。电路的工作原理读者可自行分析。,图5.1.4基本RS触发器的工作波形,图5.1.5或非门构成的RS触发器,5.2 时钟控制的触发器,5.2.1 钟控RS触发器,钟控RS触发器是在基本RS触发器基础上加两个与非门构成的，其逻辑电路及逻辑符号分别如图5-5(a)、(b)所示。图中C、D门构成触发引导电路，R为置0端，S为置1端，CP为时钟输入端。 从图5.2.1（a）可以看出，基本RS触发器的输入函数为,图5.2.1钟控RS触发器,当CP=0时，C、D门被封锁，RD=1，SD=1，由基本RS触发器功能可知，触发器状态维持不变。 当CP=1时，RD=R, SD=S，触发器状态将发生转移。将RD、SD代入基本RS触发器的特征方程式(5 - 1)中，可得出钟控RS触发器的特征方程为,(约束条件),其中RS=0表示R与S不能同时为1。该方程表明当CP=1时， 钟控RS触发器的状态按上式转移，即时钟信号为1时才允许外输入信号起作用。,同理还可得出CP=1时，钟控RS触发器的状态转移真值表、 激励表分别如表5.2.1和表5.2.2所示，状态转移图和波形图分如图52.2(a)、 (b)所示。 钟控RS触发器是在R和S分别为1时清“0”和置“1”，称为R、S高电平有效，所以逻辑符号的R、S输入端不加小圆圈。,表 5.2.1 钟控RS触发器状态转移真值表,表 5.2.2 钟控RS触发器激励表,图5.2.2钟控RS触发器的状态图和波形图,5.2.2钟控D触发器（数据锁存器）将图5.2.1（a）所示的钟控RS触发器的R端接至D门的输出端，并将输入端S改为D，便构成了图5.2.3（a）所示的钟控D触发器，该触发器也称为数据锁存器，其逻辑符号如图5.2.3（b）所示。,在图5.2.3（a）中，门A和B构成了基本RS触发器，门C和D构成了触发引导电路。基本触发器的输入为,当CP=1时，SD= D ，RD=D，代入基本RS触发器的特征方程得出钟控D触发器的特征方程为 同理，可以得到钟控D触发器在CP=1时的状态转移真值表如表5.2.3所示，激励表如表5.2.4所示，状态图如图5.2.4所示，波形图如图5.2.5所示。,当CP=0时，RD=1，SD=1，触发器状态维持不变。,钟控D触发器在时钟作用下，其次态Qn+1始终和D输入一致，因此常把它称为数据锁存器或延迟(Delay)触发器。由于D触发器的功能和结构都很简单，因此目前得到普遍应用。,图5.2.3 钟控D触发器,表5.2.3钟控D触发器的状态表,表5.2.4钟控RS触发器的激励表,图5.2.4钟控D触发器的状态图,图5.2.5钟控D触发器的波形图,表 5 5 D触发器状态转移真值表,表 5 6 触发器激励表,由于Q和Q互补，无论J、K输入取值如何，它不可能出现SR=11的情况，因此这种结构也解决了R、 S之间的约束问题。由图5.2.6（a）可见：,5.2.3钟控JK触发器钟控JK触发器的逻辑电路和逻辑符号如图5.2.6（a）、（b）所示。,当CP=0时，RD=1，SD=1，触发器维持原状态不变。当CP=1时， ，代入基本RS触发器的特征方程可得钟控JK触发器的特征方程为,可简写为,同理，可得出钟控JK触发器在CP=1时的状态转移真值表如表5.2.5所示，激励表如表5.2.6所示，状态图如图5.2.7所示。,图5.2.6 钟控JK触发器,表5.2.5钟控JK触发器的状态表,表5.2.6钟控JK触发器的激励表,图5.2.7JK触发器的状态图,5.2.4钟控T触发器和T触发器钟控T触发器由钟控JK触发器简单演变而成，其逻辑电路及逻辑符号分别如图5.2.8（a）、（b）所示,图5.2.8钟控T触发器,当CP=0时，RD=1,SD=1，触发器维持原状态不变。当CP=1时，将J=T、K=T代入钟控JK触发器的特征方程可得钟控T触发器的特征方程如下：,同理，可得出钟控T触发器在CP=1时的状态表（见表5.2.7）、激励表（见表5.2.8）和状态图（见图5.2.9）。,表5.2.7钟控T触发器的状态表,表5.2.8钟控T触发器的激励表,图5.2.9T触发器的状态图,由表5.2.7可见，钟控T触发器在T=0时具有保持功能，在T=1时具有翻转功能。若将图5.2.8（a）所示T触发器电路中的T端固定接至高电平（逻辑1），便得到钟控T触发器，其特征方程为,可见，T触发器具有翻转功能，CP每作用一次，T触发器就翻转一次，因此T触发器也称为计数触发器。,5.2.5 电位触发方式的工作特点,电位触发方式的特点是，在约定钟控信号电平(CP=1或0)期间，触发器的状态对输入信号敏感，输入信号的变化都会引起触发器的状态变化。而在非约定钟控信号电平(CP=0)期间， 不论输入信号如何变化，都不会影响输出，触发器的状态维持不变。但是必须指出，这种电位触发方式，对于T触发器，其状态转移为 ，当在CP=1且脉冲宽度较宽时，T触发器将在CP=1的期间一直发生翻转，直至CP=0为止，这种现象称为空翻。,如果要求每来一个CP触发器仅发生一次翻转，则对钟控信号约定电平(通常CP=1)的宽度要求是极为苛刻的。例如，对T触发器必须要求触发器输出端的新状态返回到输入端之前，CP应回到低电平，就是CP的宽度tCP不能大于3tpd，而为了保证触发器能可靠翻转，至少在第一次翻转过程中，CP应保持在高电平， 亦即宽度不应小于2tpd，因此CP的宽度应限制在2tpdtCP3tpd范围内。但TTL门电路的传输时间tpd通常在50ns以内，产生或传送这样的脉冲很困难，尤其是每个门的延迟时间tpd各不相同。因此在一个包括许多触发器的数字系统中，实际上无法确定时钟脉冲应有的宽度。所以，为了避免空翻现象，必须对以上的钟控触发器在电路结构上加以改进。,5.3 集 成 触 发 器,5.3.1 主从触发器,1.主从JK触发器的电路结构和工作原理主从JK触发器的电路结构如图5.3.1所示，它由两个钟控RS触发器构成，其中门1门4构成从触发器，门5门8构成主触发器。,图5.3.1主从JK触发器的结构框图,(3) 当CP=0时，主触发器的状态转移到从触发器，即,图5.3.2 主从JK触发器的逻辑符号,2主从JK触发器的一次翻转特性由于主从JK触发器采用了具有存储功能的触发引导电路，因而有效避免了空翻现象。所谓一次翻转特性,是指在CP=1期间主触发器接受输入控制信号J、K作用而发生了一次状态翻转后，主触发器的状态就将一直保持不变，不再受输入控制信号J、K的影响,直到下一个CP作用周期到来，即CP变为0后再变为1。,如果CP=1期间Q=0,则图5.3.1中门7始终被封锁（RD主=1），主触发器只能接收置1输入信号；如果CP=1期间Q=1,则门8始终被封锁（SD主=1),主触发器只能接收置0输入信号。所以，在CP=1期间主从触发器只可能翻转一次。例如，输入控制信号在CP=1期间满足条件，如图5.3.3中t1后，主触发器被置1，主触发器翻转了一次，就不能再翻转为0（翻转第二次），如图5.3.3中t2后，J、K发生了多次变化，但主触发器始终保持在第一次翻转后的1状态，此即为主从JK触发器的一次翻转特性。,图5.3.3 主从触发器的一次翻转,图5.3.4为考虑了一次翻转特性后主从JK触发器的工作波形。因此在使用主从触发器时应注意，在CP=1期间输入状态没有变化的条件下,用CP时的输入状态即可决定主从触发器的次态,否则,应考虑CP=1期间的一次翻转特性才能确定CP到达时触发器的次态。,图5.3.4主从JK触发器的工作波形图,3.主从JK触发器的脉冲工作特性为了正确使用主从JK触发器，必须了解其脉冲工作特性，即对时钟脉冲CP和激励信号J、K的要求。从图5.3.1所示的主从JK触发器可以看出：(1)在时钟脉冲CP由0上跳到1及CP=1的准备阶段要完成主触发器的正确转移，则需：第一，CP上升沿到达时，J、K信号已处于稳定状态，且在CP=1期间J、K信号不发生变化；第二，从CP上升沿到达至主触发器状态变化稳定，需要经历三级与非门的延迟时间，即3tpd，因此，要求CP=1的持续期tCPH3tpd。, CP由1下跳至0时，主触发器的状态转移至从触发器。从CP下跳沿开始，到从触发器状态转变完成，也需经历三级与非门的延迟时间，即3tpd，因此要求CP=0的持续期tCPL3tpd。此间主触发器已被封锁，因而J、K信号可以变化。, 为了保证触发器能可靠地进行状态变化，允许时钟信号的最高工作频率为,主从触发器在CP=1时为准备阶段。CP由1下跳变至0时触发器状态发生转移，因此它是一种脉冲触发方式。而状态转移发生在CP下降沿时刻。,5.3.2边沿触发器,1维持-阻塞D触发器的电路结构和工作原理 维持-阻塞D触发器由钟控RS触发器、引导门和4条反馈线组成，其电路结构及国标符号如图5.3.5所示。其中，虚线所示的RD、SD输入为直接置0、置1端。,图5.3.5维持-阻塞D触发器的电路结构和逻辑符号,同理，若CP上升沿到达前D=1，则RS=01，CP上升沿到达后 ，使Q n+1=1。 如果此时D由10，反馈线将 的信号反馈到5门，使S=1， ，即维持原来的Qn+1=1状态，因此反馈线称置1维持线。同时 经反馈线送至4门，将4门封锁，使 保持1，这样触发器不会再翻向0状态，故线称阻塞置0线。 综上所述，维持阻塞式D触发器是在CP上升沿到达前接收输入信号；上升沿到达时刻触发器翻转；上升沿以后输入被封锁。因此，维持阻塞式D触发器具有边沿触发的功能， 并有效地防止了空翻。,2维持-阻塞D触发器的脉冲工作特性 由图5.3.5可知，维持-阻塞D触发器的工作分为两个阶段：CP=0期间为准备阶段，CP由0变至1为触发器的状态变化阶段。为了使触发器可靠工作，必须要求： (1) CP=0期间，必须把输入信号送至5、6门的输出，在CP上升沿到达之前建立稳定状态，它需要经历两个与非门的延迟时间，称为建立时间tset，tset=2tpd。在tset内要求D信号保持不变，且CP=0的持续时间tCPL2tpd。,(2)在CP上升沿到达后，要达到维持-阻塞作用，必须使RD或SD由1变为0，需要经历1个与非门的延迟时间，在这段时间内D信号不应变化，这段时间称为保持时间th，th=tpd。?(3)在CP上升沿到达后直至触发器状态稳定建立，需要经历3个与非门的延迟时间，因此要求CP=1的持续时间tCPH3tpd。,(4) 为使维持阻塞式D触发器可靠工作，CP的最高工作频率为,由于维持阻塞式D触发器只要求输入信号D在CP上升沿前后很短时间(tset+th=3tpd)内保持不变，而在CP=0及CP=1的其余时间内，无论输入信号如何变化，都不会影响输出状态，因此，它的数据输入端具有较强的抗干扰能力， 且工作速度快， 故应用较广泛。,3.维持-阻塞D触发器的直接置0、置1端（RD、SD）在图5.3.5中，RD、SD为直接置0、置1端，其操作不受CP控制，因此也称异步置0、置1端。当RD有效（RDSD=01）时，门3、门6被封锁，经门2触发器输出端Q被强迫置0。如果此时CP=1，则仅在门4输出RD=0，可获得触发器置0操作信号，直到CP=1结束。当SD有效（RDSD=10）时，门4、门5被封锁（S=1），经门1触发器被强迫置1。如果此时CP=1，则仅在门3输出SD=0，可获得触发器置1操作信号，直到CP=1结束。 因此，无论触发器处于何种状态，只要RD或SD有效（不能同时有效），触发器都被可靠地置0或置1。图5.3.6为维持-阻塞D触发器的工作波形图。,图5.3.6 维持-阻塞D触发器的工作波形图,5.4 触发器的逻辑符号及时序图,图5.4.1电平触发方式触发器的逻辑符号,集成触发器的逻辑符号有以下两种：(1)传统的逻辑符号常在计算机应用软件中出现，因此本书以下均采用这种符号，如图5.4.2所示。主从触发器的时钟输入端没有动态符号“”，而边沿触发器的时钟输入端均有动态符号“”。当CP输入端加有小圈时，如图5.4.2（b）、（d）所示，表示当CP下降沿到来时触发器状态发生变化；当CP输入端没有小圈时，如图5.4.2（a）、（c）所示，表示当CP上升沿到来时触发器状态发生变化。各符号中的RD、SD均为异步直接置0、置1输入端，RD或SD加低电平有效时即可将触发器置0或置1，而不受时钟信号控制。触发器在时钟信号的控制下正常工作时，应使RD、SD均为高（无效）。输入控制端可由多个输入信号相与而成,如图5.4.2（a）中J=J1J2J2，K=K1K2K3，图5.4.2（b）中D=D1D2D3。,图5.4.2集成触发器的常用逻辑符号,图5.4.3国际标准规定的集成触发器的逻辑符号,5.4.2 时序图,时序图的画法一般按以下步骤进行： 以时钟CP的作用沿为基准，划分时间间隔，CP作用沿来到前为现态，作用沿来到后为次态。 每个时钟脉冲作用沿来到后，根据触发器的状态方程或状态表确定其次态。 异步直接置0、置1端(RD、SD)的操作不受时钟CP的控制，画波形时要特别注意。,【例5.4.1】边沿JK触发器和维持阻塞式D触发器分别如图5.4.4(a)、(b)所示，其输入波形见图5.4.4(c)，试分别画出Q、 Q2端的波形。设电路初态均为0 。,图5.4.4例5.4.1波形图,解： 从图中可见，JK触发器为下降沿触发，因此首先以CP下降沿为基准，划分时间间隔，然后根据JK触发器的状态方程 ，由每个CP来到之前的A、B和原态Q1决定其次态 。例如第一个CP下降沿来到前因AB=10，Q1=0，将A、B、Q1代入状态方程得 ， 故画波形时应在CP下降沿来到后使Q1为1， 该状态一直维持到第二个CP下降沿来到后才变化。依此类推可画出Q1的波形如图5.4.4(c)所示。, 图5.4.4 (b)的D触发器为上升沿触发，因此首先以CP上升沿为基准，划分时间间隔。由于D=A，故D触发器的状态方程为 ，这里需要注意的是异步置0端RD和B相连，因此该状态方程只有当B=1时才适用。当B=0时，无论CP、A如何， ，即图5.4.4 (c)中B为0期间所对应的 均为0；只有B=1, 才在CP的上升沿来到后和A有关。例如在第二个CP上升沿来到前，B=1, A=1，故CP来到后 。该状态本来应维持到第三个CP上升沿来到前， 但在第二个CP=0的期间B已变为0，因此也强迫Q2=0。Q2的波形如图5.4.4 (c)所示。,【例5.4.2 】 TTL边沿触发器组成的电路分别如图例5.4.5(a)、 (b)所示，其输入波形见图5.4.5 (c)，试分别画出Q1、Q2端的波形。 设电路初态均为0。,解： 从图5.4.5(a)中可见，FF1、FF2均为上升沿触发，故以CP上升沿为基准划分时间间隔。 对于FF1， 。由每个CP前沿来到前的外输入A和原态Q1决定 ，其波形如图5.4.5(c)所示。 对于FF2，由于 ， 故状态方程 ，说明该触发器的输出仅与A、B有关，与原态Q2无关。但需要注意，该状态方程只有在C=1时才适用，其波形图见图5.4.5(c)。,图5.4.5例5.4.2波形图,
