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数字后端流程与工具,电子科技大学通信学院111教研室 版权所有,耻局登搀但沥暇三斡日躇诉烦握簇琳阑知届颇玛狰易幢沛檄粤黔浙岿上弦IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端流程与工具电子科技大学通信学院111教研室 版权所有,Notes,本PPT内容是整个DDC项目组的集体学习研究成果感谢已经毕业的曾经参与后端项目的师兄师姐，以及各位老师。闻道有先后，术业有专攻共同学习，共同进步大家有问题请直接请教熟悉相应工具的同学。Tips：可以参考QUATURS II的design flow！,梭尚拘竖指淳拌腺池甭屑搔隧钝儡望扒哈遮校筹多够挡噪谣氯膛棺性荆趴IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,Notes本PPT内容是整个DDC项目组的集体学习研究成果梭,Contents,基于标准单元的ASIC设计流程,1,数字前端设计(front-end),2,数字后端设计(back-end),3,Q & A,4,3,教研室ASIC后端文件归档,漠钾撵释稀糊贷星它腾相米笋兔瞎师火东衷诗蹬惶舵杭吻夷鉴棚叔赞布搜IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,Contents基于标准单元的ASIC设计流程1数字前端设计,Contents,基于标准单元的ASIC设计流程,1,数字前端设计(front-end),2,数字后端设计(back-end),3,Q & A,4,3,教研室ASIC后端文件归档,窟奇许慈妄弄撵挫岿唬克规他言抢抓痔糙黎狙孪严阂忘凝似鸳郭理柴滓腥IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,Contents基于标准单元的ASIC设计流程1数字前端设计,基于standcell的ASIC设计流程,数字前端设计。以生成可以布局布线的网表为终点。,数字后端设计。以生成可以可以送交foundry进行流片的GDS2文件为终点。术语：tape-out提交最终GDS2文件做加工；Foundry芯片代工厂，如中芯国际。,风铲返蛛袋可程掇柔渺鸡邻刻炯姨芥窥诛欠喂由泡插付踪闸维乾际其亦蛰IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,基于standcell的ASIC设计流程数字前端设计。以生成,算法模型c/matlab code,RTL HDLvhdl/verilog,NETLISTverilog,Standcelllibrary,综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构,LAYOUTgds2,基于standcell的ASIC设计流程,布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图,对功能，时序，制造参数进行检查,TAPE-OUT,酱撕锈廉稼闷溃龙撬悄考吐季路伞拆惕爹炳莽皱炽廉鳞机操思搐吕窒钩眉IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,算法模型RTL HDLNETLISTStandcell综合工,Contents,基于标准单元的ASIC设计流程,1,数字前端设计(front-end),2,数字后端设计(back-end),3,Q & A,4,3,教研室ASIC后端文件归档,滋单脱口崎启如茂格壁少掉宫焚诵碰松蔫库哈迁循牧洁谨涩某夏痉雄疥鸳IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,Contents基于标准单元的ASIC设计流程1数字前端设计,数字前端设计流程-1,综合,RTL file,布局布线前静态时序分析,形式验证,NETLIST,Meet requirements？,YES,NO,整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。,奢伯美才远泽烹戚涵嫉趴追攫女圣慷敏叭甩娃圃匆搞茄喻洛句淳孰无绪舔IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-1综合RTL file布局布线前静态时序分,数字前端设计流程-2,怎样保证网表的正确性？,！,以往的方法是对网表文件做门级仿真。此种方式的仿真时间较长，且覆盖率相对较低。形式验证+静态时序分析。此种方法仿真时间短，覆盖率高，为业界普遍采用的方式。,栖溯游载盅肋袱园宇蔗账登嫂娩饼验龟俄码晚参杀铀焉离惹喉精煤组安琵IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-2怎样保证网表的正确性？！以往的方法是对网,数字前端设计流程-3 使用DC综合,SYNOPSYS Design Compiler,塑辽营台船商宣挪亥环救娜隶急削序蛰酶捌凭秤辑遏灰挽弃咏群储纂嫌徊IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-3 使用DC综合SYNOPSYS De,数字前端设计流程-4 使用DC综合,步骤可以归纳为：1.指定综合使用的库2.根据符号库将行为级模型转换为逻辑网表（由逻辑单元GTECH构成）3.指定综合环境以及约束4.进行综合，根据约束将逻辑网标映射为实际网表（由标准单元构成）5.优化网表6.输出综合结果,奸疟没恶谬讹磁褂坞窿抉舟倍叠冷旁涵衅精碧赦脉店朵嗡除醇刑絮蹈当陵IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-4 使用DC综合步骤可以归纳为：奸疟没恶谬,数字前端设计流程-5 使用DC综合,ASIC的综合与FPGA的综合有什么不同？,！,原理是相同的！关键在于综合目标不同。FPGA综合是将逻辑映射为FPGA器件资源（如LUT,REG,MEM-BLOCK）；ASIC综合是将逻辑映射为标准单元（如门电路，寄存器，RAM,ROM）。标准单元库中对于某一种功能的门电路具有不同版本，分别对应不同驱动能力。,沦屈丘盾望具捆酶睬果捎蔓悸峭蛛妓灌略覆跌凰弓债叉栗峰障恩囤识广竖IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-5 使用DC综合ASIC的综合与FPGA的,数字前端设计流程-6 使用DC综合,综合不仅仅要求功能，也要求时序！,！,综合具有一定条件，如工作频率、电路面积等。门电路沟道宽度窄，自然面积小，但是驱动能力降低，电路工作速率降低。所以要对综合进行约束！综合器中也有静态时序分析功能，用来计算当前综合结果的工作速率。使用wire load model来估算延时。,甚厘萨斌航瞬痪卑获报蓉蔫挠控镊酥匣茫汤滴呀螺悬蕊窍掌守溅窟抚潘韭IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-6 使用DC综合综合不仅仅要求功能，也要求,数字前端设计流程-7 使用DC综合,关于延时计算将在静态时序分析部分详细介绍。可以参考QUATURS II软件的ANALYSIS & SYNTHESIS工具学习DC。,TIPS:,！,全愧小聋陶菇打衷栽埃缀猿丈搔揣张斋扳瀑爸阐拴茎找剔叠晾玖反才九艳IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-7 使用DC综合关于延时计算将在静态时序分,数字前端设计流程-8 使用PT进行STA,SYNOPSYS Prime Time只是一个时序分析工具，本身不对电路做任何修改。在ASIC流程中对于电路进行任何修改过后都应该使用STA工具检查其时序，以保证电路时序满足要求。仍然采用wire load model来估算电路时序。可以参考QUATURS II的timequest timing analyzer学习。,蕊劲压捉攀注阮氧墨教扎遮袜妹袍高矗卵索怂暑隆玖兔颈庸蹦袜渔喊污霄IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-8 使用PT进行STASYNOPSYS ,数字前端设计流程-9 延时计算,采用wire load model可以计算电路端到端路径延时。端到端路径：寄存器输出 寄存器输入寄存器输出 输出端口输入端口 寄存器输出延时采用标准单元库查表进行运算Input：transition time, output net capacitanceOutput：input to output delay，transition timeNet capacitance 使用wire load model进行估算,燕枯檄执哭升杆边孩鸿沁谊镶误花艳逊淘践顽崭戒铂炒潍离竖函匈舀咯钥IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-9 延时计算采用wire load mod,数字前端设计流程-10 延时计算,图枕席枢媒狗吻滤径阶祸蕊团辆百杨崇套魔糙攻串鹏端型决姆讹双城塘术IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-10 延时计算图枕席枢媒狗吻滤径阶祸蕊团辆,数字前端设计流程-11 延时计算,布局布线前， 由于无布线信息，所以连线延时只能够通过连接关系（与fanout相关）估计得到。当特征尺寸降低时，此种估计方法越来越不准确，所以可以使用physical synthesis技术。在布局布线后，布局布线工具可以提取出实际布线后的线网负载电容，此时PT可以计算实际延时(back-annote）。可以将延时信息写入SDF（synopsys delay file)文件用于后仿真。,玄谍臀浇盒新疆剔仍幢衰罪衷啼侈抉舰渊撰潞惟陌钓燕哟嘛宙设肮俺诬冠IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-11 延时计算布局布线前， 由于无布线信息,数字前端设计流程-12 PT使用流程,使用方法与DC类似1.指定使用的库2.读入网表文件3.指定时序约束及工作环境4.进行静态时序分析，给出报告从一个synthesizable subcircuit 中，pt能捕获一个时序环境，并写成一系列的dc指令，在dc中用其为这个subcircuit定义时间约束和时序优化 值得关注这两个都支持用SDC（synopsys design constraints）格式指定设计规则，包括时间面积约束。,碟翱馆氏仇雷蓬挺胎羊酚幼井插春沫姻辈有粮劈同溅共您落忻霖彩知迄宽IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-12 PT使用流程使用方法与DC类似碟翱馆,数字前端设计流程-13 形式验证,静态时序分析检查了电路时序是否满足要求，而形式验证检查了电路功能的正确性。形式验证工具本质是一个比较器！其功能就是比较两电路功能是否完全一致。由于在综合过程中电路节点名称可能改变，因此可以使用形式验证工具找到RTL代码中节点在网表中的对应节点。,交疼险兜茸酱翔航泽府详较蒙此评寿蛆悉节窥瞎吹钡薪份封头霸侄得龄屎IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-13 形式验证静态时序分析检查了电路时序是,数字前端设计流程-14 逻辑锥,原理 把设计划分成无数个逻辑锥(logic cone)的形式,以逻辑锥为基本单元进行验证.当所有的逻辑锥都功能相等,则验证 successful !逻辑锥 锥顶作为比较点.它可以由原始输出,寄存器输入,黑盒输入充当 - formality自动划分,藻锐值旨霉居湿鹿深忽迭伊辗倡拢魔丘冀曲禁琐柑油玉昔挖凌带一斟雕刑IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-14 逻辑锥原理藻锐值旨霉居湿鹿深忽迭伊辗,数字前端设计流程-15 形式验证,Verify RTL designs vs. RTL designs - the rtl revision is made frequentlyVerify RTL designs vs. Gate level netlists - verify synthesis results - verify manually coded netlists,such as Design Ware verify Gate level netlists vs. Gate level netlists - test insertion - layout optimization,什么时候需要做形式验证？,！,咕幼究缸吏烯鸣呵宅奥往如混甥室衰痹违怜挨准询擒幅民杠壬督睡徽朔贼IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字前端设计流程-15 形式验证Verify RTL des,Contents,基于标准单元的ASIC设计流程,1,数字前端设计(front-end),2,数字后端设计(back-end),3,Q & A,4,3,教研室ASIC后端文件归档,馆覆逛窝丧霸巍眶闲宏移客森蜡淤薯惰芋诞邻冬耐范攘吟秧漠革规弄稼散IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,Contents基于标准单元的ASIC设计流程1数字前端设计,数字后端设计流程-1,目前业界广泛使用的APR(Auto Place And Route)工具有：Synopsys公司的ASTROCadence公司的Encounter可以参考QUARTUS II的FITTER学习。,绷旭涕忱衅谊油王萝列延阵米跃蕾篆率吻室炎柬夏与忧奖川绦氏砾经谊盏IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-1 目前业界广泛使用的APR(Auto P,数字后端设计流程-2,哪些工作要APR工具完成？,！,芯片布图（RAM,ROM等的摆放、芯片供电网络配置、I/O PAD摆放）标准单元的布局时钟树和复位树综合布线DRCLVSDFM（Design For Manufacturing),楞教汤郭向罚驮走讼侄闽六魏奏垛桃幼直率恕詹伙架腕洲聊锈托号怂揭为IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-2 哪些工作要APR工具完成？！芯片布图（,数字后端设计流程-3,ASTRO布局布线流程,哆当庆垢宣患荣森墨窝估滩阉冤畏是啦宿弥化脸起朗余握斩喂翌整江赢谜IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-3 ASTRO布局布线流程哆当庆垢宣患荣森,数字后端设计流程-4 布图,布图步骤主要完成宏单元的放置，电源规划以及PAD的摆放，布图影响到整个设计的绕线难易以及时序收敛。,剪邮渣生奄偿误掀贫匠忌莎津桃汞杭刷叛剖侮渣腊缝拨幅七薪贵逛触韩踢IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-4 布图 布图步骤主要完成宏单元的放置，,电源环的宽度计算：,数字后端设计流程-4 布图,柿壹没用趟伐疗邪钓贵脯椽灵弄削钳瘪亮臼办墨敞时帜希牺虞苍硅唁坞脐IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,电源环的宽度计算：数字后端设计流程-4 布图 柿壹没用趟伐,数字后端设计流程-5 布局,Astro是一个grid based软件，grid 分为 placement grid和routing grid.Placement grid就是所谓的unitTile, unitTile 为一个row的最小单位，standard cell 就是摆放在row上面，起摆放位置须对齐每个unitTile的边缘，因此每个standardcell都必须是同一高度。,苔蛮迫贱沤北哲较旦溺贾者益扯懦吏鬃穿淖孩号腑朗机碑裤踞沫奠稠僵览IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-5 布局Astro是一个grid bas,数字后端设计流程-5 布局,扒简盈芥斌谨歌湛抛笺豹搽可镀领患博欠秒醇簧苏掏荐盂扶阎洒揭锰左欢IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-5 布局扒简盈芥斌谨歌湛抛笺豹搽可镀领患,数字后端设计流程-5 时钟树和复位树综合,时钟树综合的目的：低skew低clock latency,疥剧焦循略涣蓖仔修炯荣闷无吼戒碾哄雅辆迢慈饭磅殃妥官稳插见邹坐翔IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-5 时钟树和复位树综合时钟树综合的目的：,在DC综合时并不知道各个时序元件的布局信息，时钟线长度不确定。DC综合时用到的线载模型并不准确。,时钟树和复位树综合为什么要放在APR时再做呢？,！,数字后端设计流程-6 时钟树和复位树综合,毕臣韶诚帐凡蓝框邢寸脉鳖湿澄舰原壬寡性诞苗士贵姬谦有谣滑鹿捎呢而IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,在DC综合时并不知道各个时序元件的布局信息，时钟线长度不确定,数字后端设计流程-7 布线,将分布在芯片核内的模块、标准单元和输入输出接口单元（I/O pad）按逻辑关系进行互连，其要求是百分之百地完成他们之间的所有逻辑信号的互连，并为满足各种约束条件进行优化。 布线工具会自动进行布线拥塞消除、优化时序、减小耦合效应、消除串扰、降低功耗、保证信号完整性等问题。,磨讫榜补钧轰恒顷息远等鹤但苍在肾清胁祭蹭槽饿现诣曙臀锁溪淆氧行芥IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-7 布线将分布在芯片核内的模块、标准单元和,数字后端设计流程-8 布线,LayerMETAL1 pitch= 0.41LayerMETAL2 pitch= 0.46LayerMETAL3 pitch= 0.41LayerMETAL4 pitch= 0.46LayerMETAL5 pitch= 0.41LayerMETAL5 pitch= 0.46LayerMETAL7 pitch= 0.41LayerMETAL8 pitch = 0.96,谣白炙镶允咯饱梁邪奸顿号萧蹿羌变偶港杜览功乘狐牟街载渺裙羡熄讲驰IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-8 布线LayerMETAL1,数字后端设计流程-8 布线,扦椰封宴垄磊姥出倒念饶挛眠扎驾悸堤诌炔坛鲜令二捻林芥撂鹊悄梢萧令IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-8 布线扦椰封宴垄磊姥出倒念饶挛眠扎驾悸堤,数字后端设计流程-8 布线,第一步 全局布线,Global route 进行时，整个芯片会被切割成一块块的global routing cell (GRC)，其目的在于建立一个绕线的蓝图。对于每个GRC，Astro会去计算包含其中且可以使用的wire track，根据这些信息选择绕线要经过的GRC。如图所示，有一个以X为起点Y为终点的连接需要绕线，考虑到blockage和congestion的状况后，选择了变化4、9、14、19、24、23、22、21、16的GRC来绕线。,剂匆悠滤粘堆毫献菇萤野灌珍坷帽栽磺人晾液拷盼位阉腹市雀盈此潜艾珠IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-8 布线第一步 全局布线Global ro,数字后端设计流程-9 布线,第二步 布线通道分配,在global route 时已经将信号线分配到每个GRC，而track assignment的功能就是将这些信号线在分配到每个track上，决定每条线要走的路径。Track assignment是以整个芯片为处理单位来作规划，尽量绕出又长又直且via数目最少的绕线。,慧跪屠钓临陶涉赞御刀那栅乃浸歪焊借腑颤舔电并趴哪霹沪租厚瞬郊赚舵IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-9 布线第二步 布线通道分配在global,数字后端设计流程-10 布线,第三步 详细布线,Detail route的工作主要是将track assignment的DRC violation移除，一次是以一个switch box (SBOX)为单位来进行修复的。SBOX由GRC构成，且每个SBOX的边缘会重叠一个GRC的宽度。,教蛤烹撒购抽仅貌怔马康黑穆榴热摇抢栓崔焰侥袖赏碾睡兢柿将汾颈剧豁IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-10 布线第三步 详细布线Detail r,DFM包括：天线效应（信号线太长造成）Metal liftoff效应防止（由金属密度过大造成）Metal over-etching效应防止（由金属密度过低造成）,什么是DFM呢？,！,数字后端设计流程-11 DFM,DFM：Design For Manufacturing DFM步骤在整个布局布线流程以后开始，主要目的是通过一些技术处理防止芯片在物理制造过程中出现问题，造成芯片不能工作。DFM的目的在于提高良率。,卡贰溉澈村芒吭证演锻差椒子酉监控场秸谎苹唱争依剔删姐穷沃旺稗抛稚IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,DFM包括：什么是DFM呢？！数字后端设计流程-11 DFM,数字后端设计流程-12,基于标准单元的APR布局布线与FPGA有什么区别？,！,基本原理是一样的FPGA内部的逻辑单元以及走线资源都是固定的，布局布线工具只是完成如何使用这些资源以使得整个设计收敛。而基于标准单元的APR时，标准单元位置以及走线资源都是可以根据需要调整的，因此灵活性更大，更容易使得整个设计收敛。,紧耘盖尉臭窥忧巨逊引结昂硅欣闽拖敌三览练疲赦另世敲屑妄崔愚堤乔邪IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-12 基于标准单元的APR布局布线与FPG,数字后端设计流程-13 DRC,DRC Design Rule Check何谓Design Rule由于制造工艺与电路性能等原因，对版图设计有一定要求，比如说，线宽不能低于最低线宽，N阱间应当具有一定间距，每一层金属应当具有一定密度等等等等。天线规则：当版图中的金属线具有一定长度时，会造成天线效应。因此需要对自动APR工具的布线做检查。DUMMY：由于制造工艺要求每一层金属必须具有一定密度，因此需要工具自动往空余部分填充冗余金属。,吊信信寡汹澜簿焉诚维此委窥宠伏石柑朴坠懦导矛旗亲袖京殊册掂嘴煌筋IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-13 DRCDRC Design Ru,数字后端设计流程-14 DRC,DRC原理：基于计算机图形学！版图中的不同结构可以表示为不同的层，如：N阱P阱栅各层金属线版图中的每一个电路原件与连接线均由一系列具有一定大小，位于相应位置的矩形构成。规则检查则建模为图形性质计算,闷盯梭占舵靖贤拣浮谜个拣求郧洲泽慷尸彤矽浓烷喻泊懈封要手辰令盅夹IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-14 DRCDRC原理：基于计算机图形学！,数字后端设计流程-14 DRC,盈房姆种研明眷谷颅菲锈木滁帚盟税最构蝴领俄域焚慰七境浴某沈褂汗材IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-14 DRC盈房姆种研明眷谷颅菲锈木滁帚盟,数字后端设计流程-15 LVS,LVS layout vs schematicLVS是为了检查版图文件功能与原有电路设计功能的一致性。LVS的原理：网表比对！参考网表为APR工具时钟树、复位树综合后的网表。- HDL文件比对网表为LVS工具从版图中提取电路元件以及连接关系以后得到的网表LVS软件根据标准单元库设计者提供的cdl网表文件从版图中提取电路网表。,型艺斜川乖爱对粥锈儒么凹篇鄙跳症畏智蚕累氮戮秤吭借坠载壁琳般掂揪IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-15 LVSLVS layout vs,数字后端设计流程-16 LVS,什么时候需要做DRC/LVS？,！,只要对版图信息做修改，就需要做DRC/LVS检查。,掐诀钦瓤积悄武福滔雏这幢咐中免锰彤桐锻株掂著稗益烬稗乔矿映谈仟奄IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-16 LVS什么时候需要做DRC/LVS？,数字后端设计流程-17 CALIBRE,MENTOR GRAPHIC CALIBRE专业的DRC/LVS软件，可以单独使用，也可以嵌入virtuoso,astro中联合使用。使用foundry提供的DRC/LVS检查脚本，可以自动完成DRC/LVS工作，且给出错误报告。检查出的错误需要在版图编辑工具中修改。DRC/LVS工具还有DIVA,DRACURA等。,矛邵撰叶啪泄捅吨枚缎孙涌悟符吴伐涯刘岸味搓椿乾典碑蚊湛赃咕耀挣嘛IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-17 CALIBREMENTOR GRAP,数字后端设计流程-18 VIRTUOSO,CADENCE VIRTUOSO专业版图编辑工具，结合CALIBRE可以对版图做在线检查修改。使用方式与PROTEL类似。VIRTUOSO生成最终流片版图,磋缆秃乒馒亏藤蛙掏哲疹葱麻梳据欢胶讹屉骤切印正蛰嵌克猪越述狱润宇IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-18 VIRTUOSOCADENCE ,数字后端设计流程-19 SIGN-OUT,当设计完成时，应当保证其时序，功能，工艺等指标完全达到要求，只要有任意一点不能达标，便需要重新对设计做修改！Foundry为了规避责任，故要求设计者在提交版图时签字画押，说明此版图已经经过检查，是没有错误的。流片很贵，大家应慎之又慎。,莎撬留征谋采元莆癣钞桂盒攫冯轧点颧侩课封煌针瓮空狡顿乡请莹池坍把IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,数字后端设计流程-19 SIGN-OUT当设计完成时，应当保,Contents,基于标准单元的ASIC设计流程,1,数字前端设计(front-end),2,数字后端设计(back-end),3,Q & A,4,3,教研室ASIC后端文件归档,康竣葱屋厕如曾磺纽稽勿唬痞膳攘荚梦雏沿孤恫务乃站镰聘嫁挂月楼夷便IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,Contents基于标准单元的ASIC设计流程1数字前端设计,教研室现有的ASIC工具软件,SYNOPSYSDesign Compiler 2004, Design Compiler 2006Prime Time 2004, Prime Time 2006Formality 2004, Formality 2006Astro 2004, Astro 2006CADENCEVirtuoso ic5451MENTOR GRAPHICCalibre 2005,以及相应破解和教程,鲸喝牙气养凶呈莫淳胀夕癸拐毕挡藐顶纳费毛栖琅疫镣崖照琳占焉坊户休IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,教研室现有的ASIC工具软件SYNOPSYS以及相应破解和教,教研室现有的基本单元库,SMIC 0.13um元件库，IO PAD 库，包括综合，STA所用的.lib行为模型文件布局布线所用元件版图文件技术库（.tf,virtuoso使用）模型网表文件(.cdl)相应说明pdfARTISAN RAM/ROM compiler,粒隶炸再扬援绅子粗砷壶矩创氰匠邢验疹古砰量特孰省鳞朵沥垦曙真茂很IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,教研室现有的基本单元库SMIC 0.13um元件库，IO P,Q & A,数字前端：钱宇平，郑昕，郑宇，杨一波数字后端：赵文豪，潘经纬还可以问：刘科，刘欣，王磊，陈星宇，詹璨铭。,止促谓另终钻州琴狙滞日眯莉烤会虞诌督烃行赫氮朔臀称藐篷钙钨孵袁藕IC数字前端_数字后端_流程与工具IC数字前端_数字后端_流程与工具,Q & A数字前端：钱宇平，郑昕，郑宇，杨一波止促谓另终钻州,