陕西科技大学 电子系统设计模拟试卷.docx

陕西科技高校电子专业EDA模拟试卷一、选择题：（20分）1 .下列是EDA技术应用时涉及的步骤：A.原理图/HDL文本输入；B.适配；C.时序仿真；D.编程下载；E.硬件测试；F.综合请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：AfFfB_fC-*DfE2 .PLD的可编程主要基于A.LUT结构或者B.乘积项结构：请指出下列两种可编程规律基于的可编程结构：FPGA基于ACPLD基于B3 .在状态机的详细实现时，往往需要针对详细的器件类型来选择合适的状态机编码。对于.FPGAB.CPLD两类器件：一位热码状态机编码方式适合于A器件；挨次编码状态机编码方式适合于B器件；4 .下列优化方法中那两种是速度优化方法：B_、J）A.资源共享B.流水线C.串行化D.关键路径优化5 .综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_D_是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关；6 .嵌套的IF语句，其综合结果可实现DoA.条件相与的规律B.条件相或的规律C.条件相异或的规律D.三态掌握电路7. 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。DA. idata<="00001111；B. idata<=6,/0000_1111,/;C. idata<=XAB；D. idata<=B,21"8、在VHDL语言中，下列对时钟边沿检测描述中，错误的是2_。A. ifclk,eventandelk=zthenB. iffalling_edge（clk）thenC. ifclk,eventandelk='0'thenD.ifclk,stableandnotelk=zthen8.请指出AlteraCyclone系列中的EP1C6Q24OC8这个器件是属于_CA.ROMB.CPLDC.FPGAD.GAL二、EDA名词解释，（10分）写出下列缩写的中文（或者英文）含义：1.ASIC专用集成电路2.FPGA现场可编程门阵列3.CPLD简单可编程规律器件4.EDA电子设计自动化5.IP学问产权核6.SOC单芯片系统简要解释JTAG,指出JTAG的用途JTAG,jointtestactiongroup,联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。三、VHDL程序填空：（10分）下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。-N-bitUpCounterwithLoad,CountEnable,and一AsynchronousResetLibraryieee;UseIEEE.stdJogic_1164.all;UseIEEE.stdJogic2unsigned.all;Use;Entitycounter_nisgeneric(width:integer:=8);port(data:instdjogic_vector(width-1downtoO);load,enzclkzrst:irStdJogic;q:outstdjogic_vector(width-1downto0);EndCOimtejn;一Architecturebehaveofcounter_nisSignalcount:std_logic_vectbr(width-1downtoO);Beginprocess(clkzrst)Beginifrst=,1'then、.count<=(others=>'0');清零elsifclk,eventandelk=zthen边滔检测ifload=,1,thencount<=data;elsifen='1,thencount<=count+1;endif;endif;endprocess;q<=count;endbehave;四、VHDL程序改错:（10分）认真阅读下列程序，回答问题LIBRARYIEEE;-1USEIEEE.STD_LOGIC_1164.ALL;-2ENTITYLED7SEGIS-3PORT(A:INSTD_L0GIC_VECT0R(3DOWNTOO);-4CLK:INSTDZLOGIC-5LED7S:OUTSTDjrOGIJVEeToR(6DOWNTO0);-6ENDLED7SEG;-7ARCHITECTUREoneOFLED7SEGIS-8SIGNALTMP:STD_LOGIC;-9BEGIN-10SYNC:PROCESS(CLK,A)-11BEGIN-12IFCLK,EVENTANDCLK=,THEN-13TMP<=A;-14ENDIF;-15ENDPROCESS;-16oTLED：Process(TMP)17BEGIN-18Casetmpis-19WHEN"0000"=>LED7S<="0111111"-20WHEN"0001"=>LED7S<="0000110"-21WHEN"0010"=>LED7S<="1011011"-22WHEN"0011"=>LED7S<="1001111"-23WHEN"0100"=>LED7S<="1100110"-24WHEN"0101"=>LED7S<="1101101"-25WHEN"0110"=>LED7S<="1111101"-26WHEN"0111"=>LED7S<="0000111"-27WHEN"1000"=>LED7S<="1111111"-28WHEN"1001"=>LED7S<="1101111"-29ENDCASE;-30ENDPROCESS;-31endone;1 .在程序中存在两处错误，试指出，并说明理由：在MAX+Plus中编译时，提示的错误为：Error:Line14:Filef:uploadedamaxplusiimy_projs8_5led7seg.vhd:Typeerror:typeinwaveformelementmustbestd-ulogic"Error:Line19:Filef:uploadedamaxplusiimy_projs8_5led7seg.vhd:VHDLsyntaxerror:expectedchoicesincasestatement14行，TMP和A矢量位宽不全都19行，CASE语句缺少WHENOTHERS语句处理剩余条件2 .修改相应行的程序(假如是缺少语句请指出大致的行数)：错误1行号：9程序改为：SlGNALTMP：STD_LOGICVECTOR(3DOWNTO0);错误2行号：29程序改为：这行后添加Whenothers=>nulI;五、阅读下列VHDL程序，画出相应RTL图：(10分)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYthreeISPORT(clkzd:INSTD_LOGIC;dout:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFthreeISSIGNALtmp:STD_LOGIC;BEGINPl:PROCESS(Clk)BEGINIFrising_edge(clk)THENTmp<=d;dout<=tmp;ENDIF;ENDPROCESSPl;ENDbhv;六、写VHDL程序：（20分）1.数据选择器MUX,其系统模块图和功能表如下图所示。试采纳下面四种方式中的两种来描述该数据选择器MUX的结构体。SELCOUT00Aor B01A xor B10A and B11A nor BOTHERS“XX”Libraryieee;Useieee.std_logic_1164.all;EntitymymuxisPort(sei:instd_logic_vector(ldownto0);-选择信号输入Ain,Bin:instd_logic_vector(ldownto0);数据输入Cout:outstd_logic_vector(ldowntoO);Endmymux;(I)ArchitectureoneofmymuxisBeginProcess(sei,ain,bin)BeginIfsei="00"thencout<=ainorbin;Elsifsei="01"thencout<=ainxorbin;Elsifsei="10"thencout<=ainandbin;Elsecout<=ainnorbin;Endif;Endprocess;Endone;(Z)ArchitecturetwoofmymuxisBeginProcess(sei,ain,bin)BeginCaseseiiswhen"00"=>cout<=ainorbin;when"01"=>cout<=ainxorbin;when"10"=>cout<=ainandbin;whenothers=>cout<=ainnorbin;Endcase;Endprocess;Endtwo;2.看下面原理图，写出相应VHDL描述Libraryieee;Useieee.std_logic_1164.all;EntitymycirisPort（ain,bin,elk:instd_logic;Cout:outstd_logic）;Endmycir;ArchitectureoneofmycirisSignaltb,tc;BeginProcess（elk）beginIfclk,eventandelk=tVthentb<=bin;endif;Endprocess;Process（clkztc）beginIfelk=ithencout<=tc;endif;Endprocess;Tc<=ain×ortb;Endone;一、简答题：（30分，每题6分）1. 简述CPLD和FPGA的结构特点与应用特性。答：结构特点：（1） CPLD：简单可编程规律器件，FPGA：现场可变成门阵列；（1分）（2） CPLD：规律单元主要由“与或”阵列构成，采纳EEPROM；FPGA：规律单元主要由静态存储器构成，即主体为查找表；（1分）（3） CPLD：基于乘积项技术的确定型结构，FPGA：基于查找表技术的统计型结构；（1分）（4） CPLD：5500-50000,FPGA：1K1OM门。（1分）实际应用特性：（1）CPLD：适用于规律密集型中小规模电路，FPGA适用于数据密集型大规模电路；（1分）（2）CPLD：编程数据不丢失、延迟固定、时序稳定，FPGA：编程数据断电丢失，需用专用的ROM进行数据配置，布线敏捷，但时序特性不稳定。（1分）2. 简述VHDL语言实体声明中：IN,OUT,BUFFER和INoUT等端口模式各自的特点。端口模式特点为：IN：输入型，只读模式；（1.5分）OUT：输出型，只写；（1.5分）BUFFER：缓冲型，带有读功能的输出模式，与OUl相像，但可读。（1.5分）INOUT：输入输出型，可读可写，可以通过该端口读入或写出信息。（1.5分）3. 简述VHDL中信号、变量的功能特点及使用方法。答：信号：代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。全局量，使用场所：architecture>package、entitiy0（3分）变量：代表电路中暂存某些值的载体。变量赋值不存在延迟。局部量，使用场所：process、functionprocedureo（3分）4. EDA软件中综合器的基本功能是什么？fflMAX+PLUSII软件进行进行仿真时,软件默认的仿真结束时间是1微秒，假如要修改至10微秒，该怎样操作？答：EDA软件中综合器的基本功能是：将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系，最终获得门级电路甚至更底层的电路描述网表文件。（3分）仿真运行时间的修改：在仿真波形界面WaVeFormEditor下，选择“File”下的“EndTime”，在弹出的窗口中设置仿真结束时间为“10us”。（3分）5. VHDL的基本结构及每部分的基本功能？答：VHDL的基本结构有：库（Library）、程序包（Package）、实体（Entity）>结构体（ArChileCtUre）和配置（COnfigUmIion）几部分组成。每部分的基本功能为：库（Library）：用来存储预先完成的程序包和数据集合体的仓库。以供设计者对一些统一的语言标准或数据格式进行调用。程序包（PaCkage）:将已定义的常数、数据类型、元件语句、子程序说明等收集起来构成一个集合。（1分）实体（Emity）：定义系统的输入输出端口（1分）结构体（Architeclure）:定义系统的内部结构和功能。（1分）配置（Configuration）：从某个实体的多种结构体描述方式中选择特定的一个作为实体的实现方式。（1分）